据台媒 MoneyDJ 援引业界消息称，继 AMD 后，苹果正小量试产最新的 3D 堆叠技术 SoIC（系统整合芯片），目前规划采用 SoIC 搭配 InFO 的封装方案，预计用在 MacBook，最快 2025~2026 年间有机会看到终端产品问世。
据了解，台积电 SoIC 是业界第一个高密度 3D 堆叠技术，通过 Chip on Wafer（CoW）封装技术，可以将不同尺寸、功能、节点的晶粒进行异质整合，并于竹南六厂（AP6）进入量产。其中，AMD 是首发客户，其最新的 MI300 即以 SoIC 搭配 CoWoS。
业界人士表示，不同于 AMD，苹果规划采用 SoIC 搭配 InFO 的解决方案，主要是基于产品设计、定位、成本等综合考量。若未来 SoIC 顺利导入大宗消费性电子产品，有望创造更多需求及量能，并大幅提升其他大客户的导入意愿。目前 SoIC 技术还刚起步，月产能近 2000 片，预期未来几年将持续翻倍成长。
这几年，先进封装技术不断涌现，目前可以列出的估计有几十种，让人眼花缭乱。主流的封装技术都有哪些？如何区分呢？下面就给大家盘点一下。
为了便于区分，将先进封装分为两大类：① 基于XY平面延伸的先进封装技术，主要通过RDL进行信号的延伸和互连；② 基于Z轴延伸的先进封装技术，主要是通过TSV进行信号延伸和互连。
这里的XY平面指的是Wafer或者芯片的XY平面，这类封装的鲜明特点就是没有TSV硅通孔，其信号延伸的手段或技术主要通过RDL层来实现，通常没有基板，其RDL布线时是依附在芯片的硅体上，或者在附加的Molding上。因为最终的封装产品没有基板，所以此类封装都比较薄，目前在智能手机中得到广泛的应用。
1．FOWLP
FOWLP (Fan-out Wafer Level Package)是WLP（Wafer Level Package）的一种，因此我们需要先了解WLP晶圆级封装。在WLP技术出现之前，传统封装工艺步骤主要在裸片切割分片后进行，先对晶圆（Wafer）进行切割分片（Dicing），然后再封装（Packaging）成各种形式。
WLP于2000年左右问世，有两种类型：Fan-in（扇入式）和Fan-Out（扇出式）WLP晶圆级封装和传统封装不同，在封装过程中大部分工艺过程都是对晶圆进行操作，即在晶圆上进行整体封装（Packaging），封装完成后再进行切割分片。因为封装完成后再进行切割分片，因此，封装后的芯片尺寸和裸芯片几乎一致，因此也被称为CSP（Chip Scale Package）或者WLCSP（Wafer Level Chip Scale Packaging），此类封装符合消费类电子产品轻、小、短、薄化的市场趋势，寄生电容、电感都比较小，并具有低成本、散热佳等优点。开始WLP多采用Fan-in型态，可称之为Fan-in WLP 或者FIWLP，主要应用于面积较小、引脚数量少的芯片。
随着IC工艺的提升，芯片面积缩小，芯片面积内无法容纳足够的引脚数量，因此衍生出Fan-Out WLP 封装形态，也称为FOWLP，实现在芯片面积范围外充分利用RDL做连接，以获取更多的引脚数。
FOWLP，由于要将RDL和Bump引出到裸芯片的外围，因此需要先进行裸芯片晶圆的划片分割，然后将独立的裸芯片重新配置到晶圆工艺中，并以此为基础，通过批量处理、金属化布线互连，形成最终封装。FOWLP封装流程如下图所示。
FOWLP受到很多公司的支持，不同的公司也有不同的命名方法，下图所示为各大公司的提供的FOWLP。
无论是采用Fan-in还是Fan-out，WLP晶圆级封装和PCB的连接都是采用倒装芯片形式，芯片有源面朝下对着印刷电路板，可以实现最短的电路径，这也保证了更高的速度和更少的寄生效应。另一方面，由于采用批量封装，整个晶圆能够实现一次全部封装，成本的降低也是晶圆级封装的另一个推动力量。InFO技术起源于FOWLP封装。FOWLP封装最早在2009~2010年由Intel提出，仅用于手机基带芯片封装。FOWLP的英文全称为Fan-Out Wafer Level Packaging，简称FOWLP，中文全称为扇出型晶圆级封装，其采取拉线出来的方式，成本相对便宜。FOWLP可以让多种不同裸晶，做成像WLP制程一般埋进去，等于减一层封装，假设放置多颗裸晶，等于省了多层封装，有助于降低客户成本。此时唯一会影响IC成本的因素则为裸晶大小。相较系统级封装（SiP），扇出型晶圆级封装不仅设计难度低于矽穿孔（Through Silicon Via；TSV）3D IC，且接近2.5D IC概念与相对有助降低成本。2013年起，全球各主要封测厂积极扩充FOWLP产能，主要是为了满足中低价智慧型手机市场，对于成本的严苛要求。FOWLP由于不须使用载板材料，因此可节省近30%封装成本，且封装厚度也更加轻薄，有助于提升晶片商产品竞争力。台积电（TSMC）在扇出型晶圆级封装领域投入并开发了集成扇出型（Integrated Fan-Out, InFO）封装技术，改变了晶圆级封装的市场格局。随着InFO技术的大规模应用，以及嵌入式晶圆级球栅阵列（eWLB）技术的进一步发展，一批新厂商和扇出型晶圆级封装技术可能将进入市场。台积电的扇出型晶圆级封装解决方案被称为InFO，已用于苹果iPhone 7系列手机的A10应用处理器封装，其量产始于2016年。台积电在2014年宣传InFO技术进入量产准备时，称重布线层（RDL）间距（pitch）更小（如10微米），且封装体厚度更薄。InFO给予了多个芯片集成封装的空间，比如8mm x 8mm平台可用于射频和无线芯片的封装，15mm x 15mm可用于应用处理器和基带芯片封装，而更大尺寸如25mm x 25mm用于图形处理器和网络等应用的芯片封装。
InFO技术结构
2016年说是扇出型封装市场的转折点，苹果和台积电的加入改变了该技术的应用状况，可能将使市场开始逐渐接受扇出型封装技术。扇出型封装市场将分化发展成两种类型：
（1）扇出型封装“核心”市场，包括基带、电源管理及射频收发器等单芯片应用。该市场是扇出型晶圆级封装解决方案的主要应用领域，并将保持稳定的增长趋势。
（2）扇出型封装“高密度”市场，始于苹果公司APE，包括处理器、存储器等输入输出数据量更大的应用。该市场具有较大的不确定性，需要新的集成解决方案和高性能扇出型封装解决方案。但是，该市场具有很大的市场潜力。
FOWLP可满足更多I/O数量需求，如果要大量应用FOWLP技术，首先必须克服以下之各种挑战问题：
（1）焊接点的热机械行为：因FOWLP的结构与BGA构装相似，所以FOWLP焊接点的热机械行为与BGA构装相同，FOWLP中焊球的关键位置在硅晶片面积的下方，其最大热膨胀系数不匹配点会发生在硅晶片与PCB之间。
（2）晶片位置之精确度：在重新建构晶圆时，必须要维持晶片从持取及放置（Pick and Place）于载具上的位置不发生偏移，甚至在铸模作业时，也不可发生偏移。因为介电层开口，导线重新分布层（Redistribution Layer; RDL）与焊锡开口（Solder Opening）制作，皆使用黄光微影技术，光罩对准晶圆及曝光都是一次性，所以对于晶片位置之精确度要求非常高。
（3）晶圆的翘曲行为：人工重新建构晶圆的翘曲（Warpage）行为，也是一项重大挑战，因为重新建构晶圆含有塑胶、硅及金属材料，其硅与胶体之比例在X、Y、Z三方向不同，铸模在加热及冷却时之热涨冷缩会影响晶圆的翘曲行为。
（4）胶体的剥落现象：在常压时被胶体及其他聚合物所吸收的水份，在经过220~260℃回焊（Reflow）时，水份会瞬间气化，进而产生高的内部蒸气压，如果胶体组成不良，则易有胶体剥落之现象产生。
FOPLP（Fan-out Panel Level Package）面板级封装，借鉴了FOWLP的思路和技术，但采用了更大的面板，因此可以量产出数倍于 300 毫米硅晶圆芯片的封装产品。FOPLP技术是FOWLP 技术的延伸，在更大面积的方形载板上进行Fan-Out制程，因此被称为 FOPLP 封装技术，其Panel载板可以采用PCB载板，或者液晶面板用的玻璃载板。目前而言，FOPLP采用了如 24×18英寸（610×457mm）的PCB载板，其面积大约是 300 mm硅晶圆的4 倍，因而可以简单的视为在一次的制程下，就可以量产出 4 倍于300 mm硅晶圆的先进封装产品。和FOWLP工艺相同，FOPLP 技术可以将封装前后段制程整合进行，可以将其视为一次的封装制程，因此可大幅降低生产与材料等各项成本。下图为FOWLP和FOPLP比较。
FOPLP采用了PCB上的生产技术进行RDL的生产，其线宽、线间距目前均大于10um，采用SMT设备进行芯片和无源器件的贴装，由于其面板面积远大于晶圆面积，因而可以一次封装更多的产品。相对FOWLP，FOPLP具有更大的成本优势。目前，全球各大封装业者包括三星电子、日月光均积极投入到FOPLP 制程技术中。EMIB（Embedded Multi-Die Interconnect Bridge）嵌入式多芯片互连桥先进封装技术是由英特尔提出并积极应用的，和前面描述的3种先进封装不同，EMIB是属于有基板类封装，因为EMIB也没有TSV，因此也被划分到基于XY平面延伸的先进封装技术。EMIB理念跟基于硅中介层的2.5D封装类似，是通过硅片进行局部高密度互连。与传统2.5封装的相比，因为没有TSV，因此EMIB技术具有正常的封装良率、无需额外工艺和设计简单等优点。传统的SoC芯片，CPU、GPU、内存控制器及IO控制器都只能使用一种工艺制造。采用EMIB技术，CPU、GPU对工艺要求高，可以使用10nm工艺， IO单元、通讯单元可以使用14nm工艺，内存部分则可以使用22nm工艺，采用EMIB先进封装技术可以把三种不同工艺整合到一起成为一个处理器。下图是EMIB示意图。和硅中介层（interposer）相比，EMIB硅片面积更微小、更灵活、更经济。EMIB封装技术可以根据需要将CPU、IO、GPU甚至FPGA、AI等芯片封装到一起，能够把10nm、14nm、22nm等多种不同工艺的芯片封装在一起做成单一芯片，适应灵活的业务的需求。
通过EMIB方式，KBL-G平台将英特尔酷睿处理器与AMD Radeon RX Vega M GPU整合在一起，同时具备了英特尔处理器强大的计算能力与AMD GPU出色的图形能力，并且还有着极佳的散热体验。这颗芯片创造了历史，也让产品体验达到了一个新的层次。
基于Z轴延伸的先进封装技术主要是通过TSV进行信号延伸和互连，TSV可分为2.5D TSV和3D TSV，通过TSV技术，可以将多个芯片进行垂直堆叠并互连。
在3D TSV技术中，芯片相互靠得很近，所以延迟会更少，此外互连长度的缩短，能减少相关寄生效应，使器件以更高的频率运行，从而转化为性能改进，并更大程度的降低成本。TSV技术是三维封装的关键技术，包括半导体集成制造商、集成电路制造代工厂、封装代工厂、新兴技术开发商、大学与研究所以及技术联盟等研究机构都对 TSV 的工艺进行了多方面的研发。此外，需要读者注意，虽然基于Z轴延伸的先进封装技术主要是通过TSV进行信号延伸和互连，但RDL同样是不可或缺的，例如，如果上下层芯片的TSV无法对齐时，就需要通过RDL进行局部互连。CoWoS（Chip-on-Wafer-on-Substrate）是台积电推出的 2.5D封装技术，CoWoS是把芯片封装到硅转接板（中介层）上，并使用硅转接板上的高密度布线进行互连，然后再安装在封装基板上，如下图所示。
CoWoS和前面讲到的InFO都来自台积电，CoWoS有硅转接板Silicon Interposer，InFO则没有。CoWoS针对高端市场，连线数量和封装尺寸都比较大。InFO针对性价比市场，封装尺寸较小，连线数量也比较少。台积电2012年就开始量产CoWoS，通过该技术把多颗芯片封装到一起，通过Silicon Interposer高密度互连，达到了封装体积小，性能高、功耗低，引脚少的效果。
台积电表示第5代技术的晶体管数量是第3代的20倍。新的封装技术增加了3倍的中介层面积，使用了全新的TSV解决方案，更厚的铜连接线。目前，这项技术已经用于制造AMD MI200“Aldebaran”专业计算卡，其中封装了2颗GPU核心、8片HBM2e缓存。台积电还表示，新技术同时也使用了性能更好的导热方式，第5代技术使用了金属导热材料，热阻降低至此前的0.15倍，有助于这类高性能芯片散热。台积电目前还在开发第六代CoWoS封装解决方案，以集成更多的小芯片和DRAM芯片，仍未确定最终方案，预计可以在同一封装内容纳两个计算芯片和八个或以上的HBM3 DRAM芯片，可能会在2023年推出。
CoWoS技术应用很广泛，英伟达的GP100、战胜柯洁的AlphaGo背后的Google芯片TPU2.0都是采用CoWoS技术，人工智能AI的背后也是有CoWoS的贡献。目前，CoWoS已经获得NVIDIA、AMD、Google、XilinX、华为海思等高端芯片厂商的支持。
HBM（High-Bandwidth Memory ）高带宽内存，主要针对高端显卡市场。HBM使用了3D TSV和2.5D TSV技术，通过3D TSV把多块内存芯片堆叠在一起，并使用2.5D TSV技术把堆叠内存芯片和GPU在载板上实现互连。下图所示为HBM技术示意图。
HBM目前有三个版本，分别是HBM、HBM2和HBM2E，其带宽分别为128 GBps/Stack、256 GBps/Stack和307 GBps/Stack，最新的HBM3还在研发中。AMD、NVIDIA和海力士主推的HBM标准，AMD首先在其旗舰显卡首先使用HBM标准，显存带宽可达512 GBps，NVIDIA也紧追其后，使用HBM标准实现1TBps的显存带宽。和DDR5相比，HBM性能提升超过了3倍，但功耗却降低了50%。HMC(Hybrid Memory Cube)标准由美光主推，目标市场是高端服务器市场，尤其是针对多处理器架构。HMC使用堆叠的DRAM芯片实现更大的内存带宽。另外HMC通过3DIC异质集成技术把内存控制器(memory controller)集成到DRAM堆叠封装里。以往内存控制器都做在处理器里，所以在高端服务器里，当需要使用大量内存模块时，内存控制器的设计非常复杂。现在把内存控制器集成到内存模块内，则内存控制器的设计就大大地简化了。最后，HMC使用高速串行接口(SerDes)来实现高速接口，适合处理器和内存距离较远的情况(例如处理器和内存在两张不同的PCB板上)。
对比HBM和HMC可以看出，两者很相似，都是将DRAM芯片堆叠并通过3D TSV互连，并且其下方都有逻辑控制芯片，两者的不同在于：HBM通过Interposer和GPU互连，而HMC则是直接安装在Substrate上，中间缺少了Interposer和2.5D TSV。在HMC堆叠中，3D TSV的直径约为5~6um，数量超过了2000+，DRAM芯片通常减薄到50um，之间通过20um的MicroBump将芯片相连。以往内存控制器都做在处理器里，所以在高端服务器里，当需要使用大量内存模块时，内存控制器的设计非常复杂。现在把内存控制器集成到内存模块内，则内存控制器的设计就大大地简化了。此外，HMC使用高速串行接口（SerDes）来实现高速接口，适合处理器和内存距离较远的情况。Wide-IO（Wide Input Output）宽带输入输出技术由三星主推，目前已经到了第二代，可以实现最多512bit的内存接口位宽，内存接口操作频率最高可达1GHz，总的内存带宽可达68GBps，是DDR4接口带宽（34GBps）的两倍。Wide-IO通过将Memory芯片堆叠在Logic芯片上来实现，Memory芯片通过3D TSV和Logic芯片及基板相连接，如下图所示。
Wide-IO具备TSV架构的垂直堆叠封装优势，有助打造兼具速度、容量与功率特性的移动存储器，满足智慧型手机、平板电脑、掌上型游戏机等行动装置的需求，其主要目标市场是要求低功耗的移动设备。除了前面介绍过的EMIB先进封装之外，Intel还推出了Foveros有源板载技术。在Intel的技术介绍中，Foveros被称作3D Face to Face Chip Stack for heterogeneous integration，三维面对面异构集成芯片堆叠。EMIB与Foveros的区别在于前者是2D封装技术，而后者则是3D堆叠封装技术，与2D的EMIB封装方式相比，Foveros更适用于小尺寸产品或对内存带宽要求更高的产品。其实EMIB和Foveros在芯片性能、功能方面的差异不大，都是将不同规格、不同功能的芯片集成在一起来发挥不同的作用。不过在体积、功耗等方面，Foveros 3D堆叠的优势就显现了出来。Foveros每比特传输的数据的功率非常低，Foveros技术要处理的是Bump间距减小、密度增大以及芯片堆叠技术。
首款Foveros 3D堆叠设计的主板芯片LakeField，它集成了10nm Ice Lake处理器以及22nm核心，具备完整的PC功能，但体积只有几枚美分硬币大小。虽说Foveros是更为先进的3D封装技术，但它与EMIB之间并非取代关系，英特尔在后续的制造中会将二者结合起来使用。10．Co-EMIB（Foveros + EMIB）Co-EMIB是EMIB和Foveros的综合体，EMIB主要是负责横向的连结，让不同内核的芯片像拼图一样拼接起来，而Foveros则是纵向堆栈，就好像盖高楼一样，每层楼都可以有完全不同的设计，比如说一层为健身房，二层当写字楼，三层作公寓。将EMIB和Foveros合并起来的封装技术被称作Co-EMIB，是可以具有弹性更高的芯片制造方法，可以让芯片在堆叠的同时继续横向拼接。因此，该技术可以将多个3D Foveros芯片通过EMIB拼接在一起，以制造更大的芯片系统。下图是Co-EMIB技术示意图。
Co-EMIB封装技术能提供堪比单片的性能，达成这个技术的关键，就是ODI（Omni-Directional Interconnect）全向互连技术。ODI具有两种不同型态，除了打通不同层的电梯型态连接外，也有连通不同立体结构的天桥，以及层之间的夹层，让不同的芯片组合可以有极高的弹性。ODI封装技术可以让芯片既实现水平互连，又可以实现垂直互连。
Co-EMIB通过全新的3D + 2D封装方式，将芯片设计思维也从过去的平面拼图，变成堆积木。因此，除了量子计算等革命性的全新计算架构外，CO-EMIB可以说是在维持并延续现有计算架构与生态的最佳作法。11．SoIC
SoIC也称为TSMC-SoIC，是台积电提出的一项新技术——集成片上系统（System-on-Integrated-Chips），预计在2021年，台积电的SoIC技术就将进行量产。究竟什么是SoIC？所谓SoIC是一种创新的多芯片堆栈技术，能对10纳米以下的制程进行晶圆级的集成。该技术最鲜明的特点是没有凸点（no-Bump）的键合结构，因此具有有更高的集成密度和更佳的运行性能。SoIC包含CoW（Chip-on-wafer）和WoW（Wafer-on-wafer）两种技术形态，从TSMC的描述来看，SoIC就一种WoW晶圆对晶圆或CoW芯片对晶圆的直接键合（Bonding）技术，属于Front-End 3D技术（FE 3D）,而前面提到的InFO和CoWoS则属于Back-End 3D技术（BE 3D）。TSMC和Siemens EDA（Mentor）就SoIC技术进行合作，推出了相关的设计与验证工具。
具体的说，SoIC和3D IC的制程有些类似，SoIC的关键就在于实现没有凸点的接合结构，并且其TSV的密度也比传统的3D IC密度更高，直接通过极微小的TSV来实现多层芯片之间的互联。如上图所示是3D IC和SoIC两者中TSV密度和Bump尺寸的比较。可以看出，SoIC的TSV密度要远远高于3D IC，同时其芯片间的互联也采用no-Bump的直接键合技术，芯片间距更小，集成密度更高，因而其产品也比传统的3D IC有更高的功能密度。将芯片从2D平铺封装改成3D立体式堆叠式封装已经成为目前半导体业界的共识，这种在第三维度上进行拓展的封装技术能够有效降低整个芯片的面积，提升集成度。目前业界领头羊都在3D封装技术上面努力着，前有台积电的CoWoS（实际上是2.5D），后有Intel的Foveros，而三星自家的3D封装技术就名为X-Cube。
X-Cube的全称是eXtended-Cube，意为拓展的立方体。在Die之间的互联上面，它使用的是成熟的TSV工艺，即硅穿孔工艺。目前三星自己的X-Cube测试芯片已经能够做到将SRAM层堆叠在逻辑层之上，通过TSV进行互联，制程是他们自家的7nm EUV工艺。三星表示这样可以将SRAM与逻辑部分分离，更易于扩展SRAM的容量。另外，3D封装缩短了Die之间的信号距离，能够提升数据传输速度并提高能效。
X-Cube可灵活应用于未来芯片之上，包括5G、AI和高性能计算等领域的芯片均可使用该技术。三星表示X-Cube已经在自家的7nm和5nm制程上面通过了验证，计划和无晶圆厂的芯片设计公司继续合作，推进3D封装工艺在下一代高性能应用中的部署。
X-Cube技术大幅缩短了芯片间的信号传输距离，提高数据传输速度，降低功耗，并且还可以按客户需求定制内存带宽及密度。2021年5月，三星宣布下一代2.5D封装技术Interposer-Cube4（I-Cube4）即将面世，可将一个或多个Logic Chip和多个高带宽内存芯片（HBM）使用硅中介层，从而使多个芯片排列封装在一个芯片里。
到了2021年11月，三星又推出了全新2.5D封装解决方案H-Cube（Hybrid Substrate Cube，混合基板封装），专用于需要高性能和大面积封装技术的HPC、人工智能、数据中心和网络产品等领域。
三星电子透露，H-Cube技术是由三星晶圆代工厂和Amkor Technology公司联合开发，采用在高端ABF基板上叠加大面积的HDI基板的结构，通过将连接芯片和基板的焊锡球间距缩短35%，缩小ABF基板的尺寸，同时在ABF基板下添加HDI基板以确保与系统板的连接，从而进一步实现更大的2.5D封装。
来源：SiP与先进封装技术、MoneyDJ 等网络内容综合在公众号内回复您想搜索的任意内容，如问题关键字、技术名词、bug代码等，就能轻松获得与之相关的专业技术内容反馈。快去试试吧！如果您想经常看到我们的文章，可以进入我们的主页，点击屏幕右上角“三个小点”，点击“设为星标”。
