我们为什么需要先进半导体封装？因为我们生活在一个以数据为中心的世界，各个行业产生的数据量不断增长，越来越多地推动了对高带宽计算的需求。机器学习和人工智能（AI）等应用需要强大的处理能力，因此需要在芯片上密集放置晶体管，并在封装中紧凑地互连凸点间距。
如今，半导体封装已经从板级集成发展到晶圆级集成，带来了显著的进步。晶圆级集成提供了优于传统方法的优势，例如提高了连接密度，为尺寸敏感的应用提供了更小的占位面积，同时增强了性能。
先进半导体封装包括高密度扇出、2.5D和3D封装，其特点是凸点间距低于100µm，可实现至少10倍的互连密度。我们从IDTechEx的《2024-2034先进半导体封装材料与工艺》报告中发现，实现先进半导体封装有一些必须关注的关键词：xD封装、带宽、介电材料、RDL、Cu-Cu混合键合等，我们来看看它们到底代表什么。
xD：从1D到3D半导体封装
1D属于板级集成，是将采用不同封装技术的芯片组装在PCB板上。
2D是封装级集成，在统一的基板上集成不同的封装/组件、多芯片模块（MCM）、封装上封装（PoP）等。
2D增强型（2.1D–2.5D）是晶圆级集成（也包括3D），采用有机基板，包括在有机中介层/再分配层（RDL）上集成管芯，并封装在一体化基板上；另一种是硅基，是在硅中介层或硅桥上集成管芯，并封装在一体化基板上。
3D是将不同的管芯集成在一起，并封装在一体化基板上。
从1D到3D半导体封装的演进
从1D到3D半导体封装，互连密度、应用水平、成本、工艺挑战从低到高逐步演进。
满足带宽要求是关键
从封装的角度来看，要提高带宽，需要考虑两个关键因素：I/O（输入/输出）的总数和每个I/O的比特率。增加I/O的总数需要在每个布线层/重新分布层（RDL）中实现更精细的线宽/间距（L/S）模式，并具有更高数量的布线层。
另一方面，提高每个I/O的比特率会受到小芯片（chiplet）之间的互连距离和介电材料选择的影响。这些因素将直接影响封装系统的整体性能和效率。因此，释放高带宽，就要探索先进半导体封装的材料和工艺。
影响封装模块带宽的关键因素
（来源：IDTechEx）
有机介电材料浮出水面迎来机遇
从材料和工艺的角度看，深入研究实现更高布线密度和更高每I/O比特率，就要揭示介电材料的选择和适当工艺技术的使用所起的关键作用。这些因素对封装系统的整体性能和能力都有重大影响。
电子互连：SiO2与有机介电材料。来源：IDTechEx
当前，先进半导体封装中主要使用两种最常见的RDL制造工艺：
一是后道工艺（BEOL），介电材料为SiO2（Dk（介电常数）=3.9），L/S导电部件（feature）为亚微米，用于晶圆级封装级别。这种方法成本较高，电阻和电容更高，导致输入和输出之间的RC时间常数延迟较高，挑战在于满足带宽要求。
二是半加成工艺（SAP），采用有机介电材料（理想情况下Dk＜3），L/S导电部件HVM（大批量生产）为5-6μm，研究现状为1-2μm，用于面板级或晶圆级封装级别。
其挑战在于，低Dk聚合物通常具有高热膨胀系数（CTE），会对器件可靠性和封装架构产生负面影响；由于厚介电材料和核（core）封装基板尺寸稳定性差，扩展到精细导电部件变得具有挑战性；铜与低k介电材料的粘附变得困难，尤其是当导电部件之间的间距更细时；薄介电膜增加了微孔的纵横比，导致微孔/焊盘界面的应力变得更高，可能导致铜破裂。
因此，为了确保封装可靠性，介电材料应具有与铜金属层类似的CTE，而使用SiO2填料，无助于降低Dk值，因为它需要以高体积/重量（%）加载；此外，用作积层的聚合物介电材料中存在的填料可能阻碍微孔的缩放。
选择电子互连材料时应考虑的关键因素
考虑到低Dk、最佳CTE（尽可能接近Cu的CTE），以及确保模块可靠性的机械特性（如杨氏模量（GPa）和伸长率）等特性，选择合适的介电材料至关重要。这些选择可实现更高的数据速率，同时保持信号完整性，并有助于提高布线密度的L/S导电部件。
在GPU等高性能加速器中，SiO2等无机介电材料已被广泛用于实现L/S导电部件。然而，由于其具有的高RC延迟，在需要高速连接应用中的使用受到限制。作为一种替代方案，有机介电材料因其成本效益及其低Dk减轻RC延迟的能力而浮出水面。不过，有机介电材料也存在挑战，包括可能对器件可靠性产生负面影响的高CTE，以及难以扩展到精细L/S导电部件。
下一代2.5D扇出封装用有机RDL材料的关键参数
以扇出封装为例，看看介电材料遇到的挑战。先进封装中的扇出型（Fan Out）封装是指在晶圆级/面板级封装中的封装面积与管芯不一样，且不需要基板的封装，以实现更轻薄、更多的I/O接口和更好的电性能。
扇出型封装的核心是通过RDL替代传统封装中基板传输信号的作用，去掉基板可以使芯片成品的高度降低，同时降低成本。另外，由于扇出型封装的封装面积没有那么多限制，整个封装设计也变得更加灵活。
扇出封装中的介电材料挑战首先是低温固化，包括存储器芯片在内的下一代扇出晶圆级封装（FO-WLP）器件需要更低的翘曲和更高的良率。然而，FO-WLP中当前使用的聚酰亚胺（PI）或聚苯并恶唑（PBO）材料的固化温度范围为200℃-230℃，限制了其应用。重构过程中使用的模塑化合物的玻璃化转变温度（Tg）通常为150℃-170℃，也限制了固化温度范围。因此，有必要重新设计PI和PBO材料，以实现低于200℃的固化温度，从而在未来的FO-WLP应用中提高性能和效率。
其次是固化膜厚度，对于Dk等于或低于3的材料，为了实现目标的2/2μm L/S宽度，必须有大约1μm的介电厚度。其他方面的要求包括高光刻分辨率、侧壁形状等。
为3D封装而生的Cu-Cu混合键合技术
在传统倒装焊工艺中，无铅焊料和铜在230℃左右熔化，形成稳定的接点，并在接点之间形成底部填充物，以提高其机械性能。然而，当触点间距减小到大约10μm时，就会出现几个问题。例如，焊球尺寸减小使其易于完全反应并形成金属间化合物（IMC）点，反过来降低了IMC触点的导电值和机械性能。
此外，如果触点间隙太小，可能会接触相邻的焊球，从而在回流过程中导致桥接故障和芯片故障。尽管可以进行缩放，但焊料和IMC电阻率大约是铜的十倍，这使其不适合高性能组件封装。
为了解决倒装焊的局限性，提出了Cu-Cu混合键合技术。这项技术是在介电材料之间嵌入金属触点，并使用铜原子的固态扩散热处理将材料连接在一起，以消除焊接时遇到的桥接问题。铜工艺是半导体行业中公认的技术，允许小于1μm的触点间距。
这种异质连接具有优于倒装芯片技术的优点：超细间距和小触点尺寸，有助于实现高I/O数；使用介电材料代替底部填充物，可以降低成本；与倒装芯片技术中10μm-30μm厚度的焊球相比几乎没有厚度。
几种键合技术的比较
3D SoIC工艺流程深探
单线集成电路小轮廓封装（SoIC）是一种表面安装器件封装，已在IC生产中广泛应用。它采用直线引脚排布形式，芯片采用矩形形式，可增强IC器件厚度。其特点是小型而可靠，因此能够满足广泛应用要求，适用于高灵敏度、复杂性和速度较高的芯片设计。此外，SoIC还具有核心接触部分采用金属、IC温控性能更好、寿命更长，以及端口数量较少、互连比较简单等优点。
3D SoIC的制作步骤
台积电将其3D封装技术称为系统集成芯片或SoIC。在产品发展方面，业界对将前端3D堆叠SoIC配置与2.5D后端RDL和组装相结合的兴趣越来越大。台积电认为，3D SoIC有望成为2nm时代后的关键。
通常，3D SoIC的第一层是具有通孔和衬底的晶圆，可以是有源或无源器件。晶圆上的芯片可以是I/O、计算、中介层、DTC中介层、IVR芯片或其他类型芯片。晶圆正面形成的互连结构包括多层介电材料以及介电层内形成的金属线和通孔。导电部件通常由铜或铜合金制成，使用镶嵌工艺形成。介电层可以由低k材料制成，例如k值低于3.0的含碳低k介电材料、氢倍半硅氧烷（HSQ）或甲基倍半硅氧烷。多孔介电层可以通过沉积含有致孔剂的介电材料并使其固化来形成。
在由硅或III-V族化合物半导体材料等制成的衬底中，通孔被介电环境包围，且由铜或铝等导电材料制成，延伸到衬底内的中间。为了露出通孔，需要进行背面研磨，以去除一部分衬底。通过蚀刻，衬底可以稍微凹陷，以允许通孔从衬底后表面突出。之后，沉积介电层（介电层A），再进行CMP工艺或机械研磨等平坦化工艺，以重新暴露通孔。
根据情况，介电层可以由氧化硅、氮化硅等形成。在重新暴露通孔后，沉积第二介电层（介电层B）。介电层B可以由氧化硅、氮化硅、氮氧化硅、碳氧化硅或硅酸盐玻璃之类的材料制成。与之前的介电层相比，为该层选择不同的材料可以防止蚀刻穿过它。之后，使用光刻工艺在该层中形成通孔开口。
封装中的聚合物介电材料至关重要
随着5G和AI等新兴市场和应用对设备性能的要求越来越高，聚合物介电材料在先进封装中的作用也在不断增强，已成为高性能先进封装的重要防线。应用于高速/高频（HS/HF）应用的许多设备的低损耗聚合物材料，必须能够在较宽的频率范围内提供较低的电损耗，并在较宽的热、湿度范围内保持稳定。
聚合物材料具有保护芯片免受损坏的关键作用，并为各种环境提供良好的性能。性能优异的聚合物材料具有高断裂韧性和良好的拉伸强度，可以在多层封装过程中将应力降至最低，保证封装在跌落、热循环和翘曲等恶劣条件下仍然有效。
杨氏模量对总应变范围有很大的影响，对于直径＜5μm的可靠微孔设计，使用低模量聚合物材料至关重要，因为低模量有助于最大限度地减少施加在铜上的应力，从而提高整体可靠性。
聚合物的吸湿性同样对系统的长期可靠性至关重要，因为湿度会导致分层并影响机械和电气性能。材料吸湿率应尽可能低，最好＜0.2 wt.%。
选择合适的聚合物材料取决于技术性能、功能要求和成本。以Amkor的聚酰亚胺为例，其Dk为3.0-3.6，L/S为2μm/2μm，4-6层RDL（需要4层RDL或HBM总线），每层6μm。
低损耗特性可以使高频通信设备中的传输损耗最小化。选择具有低Dk的RDL材料的主要原因是它们能够在不损害信号完整性的情况下支持更高的数据速率。为了在管芯到管芯通信中实现高带宽密度和低每比特能量（EPB），有必要在管芯和具有低Dk的材料之间使用较短的导线来减少导线电容。
预测：有机模块将成为先进半导体封装模块主流
采用有机介电材料的先进半导体封装模块主要应用于高性能计算（HPC）和消费电子产品两个领域，包括智能手机、智能手表、平板电脑、个人电脑、汽车等。
从封装单元来看，消费电子产品显然占据了主导地位，主要是由于智能手机销量巨大。不过，从长远来看，当考虑每个封装模块的面积时，预计高性能计算领域将转向使用有机模块的方向。
这种转变是由几个因素驱动的，首先，对增强计算能力日益增长的需求需要降低组件成本，而有机材料已证明了其在保持成本效益的同时提供高带宽的能力。其次，高性能计算组件（如数据加速器）的模块面积要比消费设备的模块面积大得多，因此，封装模块领域的增长趋势在高性能计算领域更为显著。
总之，为了实现先进封装，除了选择合适的材料外，封装制造过程中采用的工艺技术在实现更高数量I/O和提高每个I/O比特率方面将发挥至关重要的作用。先进封装工艺中涉及的步骤包括光刻、CMP（化学机械平面化）、蚀刻工艺以及3D Cu-Cu混合键合中的CMP和键合工艺，目的是不断增加布线和提升布线密度。
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