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DDR跑不到速率后续来了，相邻层串扰深度分析！
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Q
大家猜猜，雷豹想到什么方案来减小相邻层的并行走线长度的呢？
感谢各位网友的精彩回答，雷豹又要再一次出来说话了哈：
1，首先知道了并行长度会大大影响串扰，因此想到的肯定就是如何能够从设计上减小并行长度了，在芯片布局不变的情况下，雷豹想到的方法包括了相邻层走线分别走相反的角度线，也就是从并行着走到交叉的走，这样就可以有效的减小等效的并行长度；
2，另外除了并行长度之外，其实相邻层走线的距离也是可以变的，虽然还是走这两层，还是并行，但是只要从垂直方向上投影重叠到互相错开，实际上也变相相等于增加了走线的距离，也是个很好的方法；
3，另外如果要大改的话，还能够把这两层相邻层都走地址控制或者数据线改为只走一层地址/数据线，另外一层走其他信号，比如其他模型的低速信号，这样的话也能有效减小对DDR系统的干扰；
4，另外要更大改的话，那就改改叠层和信号地的配比咯，总之知道知道了原因和理论知识，我们就有信心在设计上找到很多方法来解决哈！
（以下内容选自部分网友答题）
1.把gssg改成gsgs，或者只在ddr4区域把第四层走线换到第五层，第五层的地平面换到第四层2.是否可以把拓扑结构由fly-by改成T型拓扑？3.实在不行的话相邻层交错走线应该会好一点
@ Sarah
评分：3分
1.将拓扑结构由fly-by改成T型拓扑.2.垂直走线，或走zig-zag routing等方案来减小相邻层的并行走线长度3.把gssg改成gsgs，或者只在ddr4区域把第四层走线换到第五层，第五层的地平面换到第四层
@ Wang
评分：3分
入行时老师就说过。相临层走线相互垂直，串扰最小，做不到垂直，那至少不要上下完全重叠在一起，如果无奈必须重叠(比如bga扇出时，在bga范围内区域)，尽量让重叠的信号错开工作时序或者工作在不同频率下
@ 欧阳
评分：3分
可以通过相邻层相错走线，垂直走线，或走zig-zag routing等方案来减小相邻层的并行走线长度的呢？
@ Alan
评分：3分
1.相邻层不要同时都走ddr4的信号线，调整到其他层。
2.把gssg改成gsgs，或者只在ddr4区域把第四层走线换到第五层，第五层的地平面换到第四层
3.如果坚持gssg结构的话。那第三层走数据，第四层就走地址，数据和地址不会同时有信号
@ Ben
评分：3分
根据前一文章了解到这是一款12层的PCB，而且只有两个DDR颗粒，所以在相邻层的结构中如果之前都有走线，直接换层，避免相邻层走线，也就是相邻信号层结构中，只用其中一层，另外一层留空，也可以完成走线。期待其他的高见
@ Jamie
评分：2分
不得已的话，相邻层交错走线，比直接上下重叠走线好点吧
@ 刘女士
评分：2分
在保持线长不变的基础上微调出现的弧度，这样平行的线长就被分割成几个部分，相当于减小了并行走线的长度
@ 王小阳
评分：2分
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