本文主要介绍DDR相关的一些参数。
DDR常见的一些参数及定义如下：
BL
突发（Burst）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输所涉及到存储单元（列）的数量就是突发长度（Burst Length，简称BL）。突发传输技术，只要指定起始列地址与突发长度，内存就会依次地自动对后面相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地址。这样，除了第一笔数据的传输需要若干个周期（主要是之前的延迟，一般的是tRCD+CL）外，其后每个数据只需一个周期的即可获得。
CL
在CAS发出之后，要经过一定的时间才能有数据输出，从CAS与读取命令发出到第一笔数据输出的这段时间，被定义为CL（CAS Latency，CAS潜伏期）。由于CL只在读取时出现，所以CL又被称为读取潜伏期（RL，Read Latency），DDR3会有一个AL（Additive Latency），因此RL=AL+CL。
CWL
和读数据类似，在CAS发出之后，仍要经过一定的时间才允许数据进入，从CAS与写命令发出到第一拍数据写入的这段时间，被定义为CWL（CAS Write Latency）。
tRCD
在发送列读写命令时必须要与行有效命令有一个间隔，这个间隔被定义为tRCD，即RAS to CASDelay（RAS至CAS延迟）；也可以理解为行选通周期，这是根据芯片存储阵列电子元件响应时间（从一种状态到另一种状态变化的过程）所制定的延迟。
tAC
从数据I/O总线上有数据输出之前的一个时钟上升沿开始，数据就已经传向S-AMP，也就是说此时数据已经被触发，经过一定的驱动时间最终传向数据I/O总线进行输出，这段时间称之为tAC（Access Time from CLK，时钟触发后的访问时间）。每个数据在读取时都有tAC，包括在连续读取中，只是在进行第一个数据传输的同时就开始了第二个数据的tAC。
tWR
由于数据信号由控制端发出，输入时芯片无需做任何调校，只需直接传到数据输入寄存器中，然后再由写入驱动器进行对存储电容的充电操作，因此数据可以与CAS同时发送，也就是说写入延迟为0。不过，数据并不是即时地写入存储电容，因为选通三极管（就如读取时一样）与电容的充电必须要有一段时间，所以数据的真正写入需要一定的周期。为了保证数据的可靠写入，都会留出足够的写入/校正时间（tWR，Write Recovery Time），这个操作也被称作写回（Write Back）。tWR至少占用一个时钟周期或再多一点（时钟频率越高，tWR占用周期越多）。
tRP
在发出预充电命令之后，要经过一段时间才能允许发送RAS行有效命令打开新的工作行，这个间隔被称为tRP（RAS#Precharge time，预充电有效时间）。
tDQSS
从write command发出到DQS的第一个上升沿数据被写入，这段时间称之为tDQSS。它有一个范围：0.75~1.25tCK。
tCR
Command Rate“首命令延迟”，是指片选后多少时间可以发出具体的寻址的行激活命令，单位是时钟周期。片选是指对行物理Bank的选择(通过DIMM上CS片选信号进行)。如果系统指使用一条单面内存，那就不存在片选的问题了，因为此时只有一个物理Bank。
tRAS
RAS active time，也指Active to Precharge Delay，行有效至行预充电时间。是指从收到一个请求后到初始化RAS(行地址选通脉冲)真正开始接受数据的间隔时间，tRAS=tRCD+tWR。
tREF
Refresh Period，表示“刷新周期”。它指内存模块的刷新周期。
tRFC
Row Refresh Cycle Time，表示“SDRAM行刷新周期时间”，它是行单元刷新所需要的时钟周期数。该值也表示向相同的bank中的另一个行单元两次发送刷新指令(即：REF指令)之间的时间间隔。tRFC值越小越好，它比tRC的值要稍高一些。
tRRD
Row to Row Delay，也被称为RAS to RAS Delay，表示“行单元到行单元的延时”。该值也表示向相同的bank中的同一个行单元两次发送激活指令(即：REF指令)之间的时间间隔。tRRD值越小越好。延迟越低，表示下一个bank能更快地被激活，进行读写操作。然而，由于需要一定量的数据，太短的延迟会引起连续数据膨胀。
tRTP
Read to precharge delay,与tWR类似，定义了同一rank上内存从读取命令发出到tRP之前的间隔时间，但是它在读取完成并且行地址关闭之后才会生效。
tWTR
Write to Read Delay，表示“读到写延时”。三星称其为“TCDLR (last data into read command)”，即最后的数据进入读指令。它设定向DDR内存模块中的同一个单元中，在最后一次有效的写操作和下一次读操作之间必须等待的时钟周期。增加tWTR值，可以让内存模块运行于比其默认速度更快的速度下。
tRC
Row Cycle Time，表示“SDRAM行周期时间”，它是包括行单元预充电到激活在内的整个过程所需要的最小的时钟周期数。tRC=tRAS+tRP。如果tRC的时间过长，会因在完成整个时钟周期后激活新的地址而等待无谓的延时，而降低性能。然而如果该值设置过小，在被激活的行单元被充分充电之前，新的周期就可以被初始化，也会导致数据丢失和损坏。
以上就是针对内存的一些常见的参数介绍，详细可参考相关规范和Datasheet等资料。
