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解析DDR设计中容性负载补偿的作用
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Q
大家觉得如果做容性负载补偿，分支阻抗高出多少合适呢？欢迎大家评论区分享宝贵经验。
感谢各位网友的精彩评论，以下是高速先生的一些观点：
1，补偿的力度需要根据通道情况和挂的负载数量做综合考虑，可以把每个负载和后面的支路等效看做是一个RC滤波电路，整个链路就近似可以看作是多个RC滤波电路的级联。当级联的数量越多，滤波效果越强，容性负载对链路整体阻抗影响就会加剧，这时可能就需要将支路阻抗抬高的更多以尽量抵消容性负载对链路阻抗的影响。通常我们认为当链路后面拖的负载在5个以下时，分支阻抗可以抬高5Ohm，当链路上拖的负载为5个及以上时，分支阻抗可以抬高10Ohm。
2，通常情况下主干道走线阻抗会做的偏低，或是和芯片封装走线阻抗匹配，比如40Ohm，或者36Ohm，以达到较好的传输效果。而后面支路部分走线是在此基础上需要设计工程师根据链路情况适量升高阻抗来起到容性负载补偿的作用。
（以下内容选自部分网友答题）
降低主干阻抗或者提高分支阻抗的确可以改善信号质量，具体阻抗可以根据具体拓扑分支数，走线长度等因素再去仿真，以平衡容性区域和主干区域的阻抗平衡。
@ 杆
评分：2分
每一个ddr颗粒作为接收，相当于并联一个比较大的电容到地，这个电容可以从ibis中找到 Ccmp。这个电容会拉低整体走线阻抗，为了补偿，可以提高支路走线阻抗，一般不高于主干道阻抗5-10欧
@ 欧阳
评分：3分
分支阻抗不要超过主干道10%。具体以仿真为准。
@ Ben
评分：1分
一航主通道阻抗控制在34左右，支路控制在50-60，用仿真软件模型一下更合适
@ Alan
评分：1分
1,6-10Ω吧，这个得根据实际 走线和接线方式，还有你接的负载多少来确定，经验还是要建立在仿真模型上分析。然后回板后测试
@ Sarah
评分：2分
这个根据你接多少负载有关吧，还有走线长度，过孔数量，一般5R左右合适，最好还是建立模型仿真评估比较有针对性
@ Wang
评分：2分
分支阻抗提升这样优化，如果数据是双向的，其中一个分支作为发送端，感受到的分支阻抗由于主路径的地阻抗，信号感受的分支阻抗差异是不是反到变得更大了呢！
@ 溺水小子
评分：1分
以前我一直以为这个39欧是因为ddr标准就是这么定义的，即ddr颗粒内部的走线按39欧比较容易实现。但现在看上面这两个文章，原因应该是为了补偿（抵消）整个拓扑里的容性负载（过孔/芯片封装）影响。
@ 阿少
评分：2分
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