数据中心、移动、汽车、人工智能和物联网等应用领域都需要积极的PPA目标，但是随着芯片工艺发展到5nm、3nm的先进节点，带来的新的物理规则却影响了PPA的效果。在IC设计物理实现阶段，需要考虑更多的物理效应：时序、泄漏功率、动态功率、面积、金属、静态 IR 压降、动态 IR 压降、鲁棒性、老化、工艺变化、3DIC等等。新工艺节点在每次分析运行和ECO优化过程中都需要更长的时间并消耗大量计算资源。对于高级节点，ECO设计收敛是关键的一步，甚至成为了整个周期时间的主要瓶颈，有时占到整个设计周期的50%。
新的EDA工具PrimeClosure通过与Fusion Compiler和PrimeTime的深度集成，并提供100% 新思科技 PrimeTime黄金签核STA优化，再加上PrimeClosure的LIVE集成可以提供最准确的ECO结果质量 (QoR)，从而实现可预测的设计收敛。
而且，新思科技 PrimeClosure也是业界首个人工智能驱动的签核ECO解决方案。传统的ECO工具是手动的，费时费力，难以实现所需的PPA目标。新思科技 PrimeClosure则通过自动AI 驱动的ECO彻底改变了最后一公里的设计收敛，从而显著缩短了时间、提高了功率和生产力。以前的工具流程在专家用户的驱动下可能需要7-8周才能手动收敛，但是使用 AI驱动的方法和新的物理cop优化，可以在一夜之间完成，这对行业来说是一个巨大的飞跃。
如今越来越多的芯片设计厂商采用多die的设计方式。对此，PrimeClosure也能够很好的满足多个die对性能和容量的要求。PrimeClosure具有独特的single-box架构，使客户能够在单个封装上处理要求苛刻的设计能力和高级节点过程复杂性问题，提供非常快速的周转时间（TAT）。根据新思科技的说法，PrimeClosure仅使用28个内核就可以完成具有数十亿个实例的设计，如果你想做30次实验，那么你可以使用30台机器，每台机器都有几十个核心，第二天就可以得到结果。这是新思科技在PrimeClosure 中的独特优势。
PrimeClosure驾驶舱提供了一个新的图形用户界面，用于最终修饰的设计可视化，包括一个开放的数据库界面，可用于自定义脚本以进行用户驱动的优化。统一的GUI驾驶舱意味着工程师可以从这个UI 运行所有工具：新思科技 IC Compiler™ II、新思科技 Fusion Compiler™、新思科技 ICV 金属填充、新思科技 StarRC 提取、新思科技 PrimeTime 静态时序分析、新思科技 PrimePower、新思科技 PrimeShield Robustness , Ansys RedHawk SC。
▲统一的GUI驾驶舱
PrimeClosure 解决方案与Ansys RedHawk-SC集成数字电源完整性签收解决方案，实现了突破性的自动化后期黄金签收时序感知 ECO 解决方案，可准确解决并修复高达 50% 的后期动态压降违规，并在不影响芯片时序的情况下最大限度地提高能效。
归纳总结一下PrimeClosure中的新技术主要包括：
激光PPA
P&R 融合
性能和TAT，适用于大型设计
可以看出，在新思科技 PrimeClosure工具内部，有许多旨在优化PPA、缩短运行时间、降低拥有成本、提供融合的全流程以及从现有新思科技工具轻松过渡的功能。
PrimeClosure 解决方案凭借其创新的优化功能，改进了PPA、时序、时钟网络、压降、变化和老化等设计指标。其优化的修剪技术可有效筛选数千个场景和数百个分层块，以减少用于优化的数据集数量，从而使TAT速度提高40%以上，并减少高达60%的内存。
新思科技表示，与传统ECO流程相比，早期客户的时序提升45%，功耗降低了10%，ECO迭代次数减少了50%，设计效率提升了10倍。
而据Socionext的实测数据，借用PrimeClosure工具，设计一个5nm工艺节点的CPU，所使用的内存减少了3倍，所需的机器资源减少了5倍，周转时间缩短了5倍以上。Socionext表示：“早期的结果令人印象深刻，我们很高兴与新思科技合作，推动传统 ECO 挑战的发展，目标是为我们的大型设计实现超过 10 倍的设计收敛生产力提升。”
▲新思科技 PrimeClosure优化CPU PPA示例
▲新思科技 PrimeClosure优化GPU PPA示例
最后一公里设计优化对于实现最佳 PPA 至关重要。新思科技 PrimeClosure 解决方案可以直接访问新思科技数字设计系列的增量式布局、布线、提取、物理验证、等效性检查和签核技术。
Jacob Avidan
芯片实现事业部工程高级副总裁
新思科技
新思科技的新EDA工具PrimeClosure解决方案为采用先进工艺技术的高性能计算、人工智能、汽车和移动设计提供芯片设计收敛的最快途径，预计时序优化高达 45%，功耗提升 10%，迭代减少高达 50%，所有这些都将使芯片设计者的工作效率提高最高10倍。
