解码国产EDA数字仿真器系列之二|如何实现全面的SystemVerilog语法覆盖？

复合类型成员的初始化

class ’my_sequence’ 中的成员 ’settings’(第12行)是一个queue类型的变量。这种类型的变量需要进行特殊的初始化，给queue分配初始空间。该queue的成员又是一个struct 类型，而struct是个复合类型，因此，这里面是一类比较复杂的嵌套类型。

数组的方法调用（array method）

上面例子用到了‘sort’这个方法(第25行)。这里面，又涉及到了嵌套类型，因为queue的成员是struct 类型的。而struct属于复合类型，是不能直接比较的。IEEE1800标准引入了 with (item.mebmer...)，可以针对复合类型的某个成员进行排序操作。

垃圾回收

SystemVerilog类似Java，它不需要用户自己进行类似delete操作。这就要依赖仿真器提供垃圾回收的功能。否则在运行时会出现内存泄漏。

进程管理

上述例子中的task ‘main_phase’ 中用到了‘fork join‘，(第33-36行)。仿真器需要有一套进程管理来支持这个用法。进程管理实现的是否高效，将直接影响到仿真器的性能。