到 2030 年，半导体在更多市场的大规模扩散以及这些市场中的更多应用预计将推动该行业的价值超过 1 万亿美元。但在接下来的 17 年里，半导体的影响力将远远超出这个数字，从而改变人们的工作方式，他们如何沟通，以及他们如何衡量和监控他们的健康和福祉。
芯片将成为使能引擎，需要对新技术、材料和制造工艺进行大量投资，从领先节点到可以以新方式利用的成熟工艺。但是如何继续构建它们将需要对每个制造和包装过程进行实质性改变。总的来说，这些创新分为四个不同的领域：
高效集成不同的芯片功能，实现更小、更便宜、更快的电子产品。
使图案化更具成本效益；
通过新材料和混合键合实现更快的互连；
在运行测试晶圆之前更好地建模以模拟流程和系统
缩放只是这个难题的一部分，但却是一个关键的难题。“如果你看一下台积电、英特尔、IBM 支持的三星和 imec 的路线图，他们都是摩尔定律的重视拥护者，从 5nm 到 3nm 再到 2nm 有两年的进展。从每单位体积而不是单位面积的角度来看，你可以说，是的，我们仍然遵循摩尔定律，”Kiterocket 的半导体内容专家 Dean Freeman 说。“还有很多方式可能实现1nm。”
这也是需要的。人工智能和机器学习出现在从智能门锁到汽车辅助驾驶的一切事物中，对计算能力产生了永无止境的需求。imec CMOS 技术高级副总裁 Sri Samavedam 表示：“随着训练模型越来越复杂，参数达到数十亿到数万亿，计算需求每 3.5 个月翻一番——比摩尔定律快得多。”
处理所有这些数据只是计算图的一部分。还需要更密集和更紧密集成的存储器、逻辑、射频、功率半导体以及用于汽车、计算和数据存储以及无线的传感器。据麦肯锡称，到 2030 年，这些技术将占所有行业增长的 70%。
所有这些都需要更多的数据吞吐量，这反过来又需要芯片之间更快的吞吐量。混合键合已经在生产中使用图像传感器的晶圆对晶圆键合——并且很快将在闪存和HBM中实施——对于实现这些异质组合至关重要。它还可能产生新的选择，以获得更强大但更具成本效益的解决方案。“随着 SRAM 扩展速度急剧放缓，在最先进的节点中构建大型缓存没有意义，”Samavedam 说。在这种情况下，在已建立的节点制造 SRAM，并使用芯片到晶圆混合键合将其键合到前沿处理器，可能被证明是最具成本效益的。
这种更智能、更高效计算的趋势也正在改变晶圆厂和工艺工具的运作方式。实际上，制造芯片的设备需要变得更智能。Lam Research产品营销高级总监 Barrett Finch 表示：“数据也越来越成为制造过程中的关键资产。” “一个例子是我们的数据分析平台，它将数据智能与先进的等离子蚀刻功能结合在一起，以提供先进的均匀性和蚀刻轮廓控制，从而最大限度地提高产量并降低晶圆成本。”
芯片公司也在针对特定的细分市场进行创新。例如，在 3D NAND 闪存中，层数不断增加，未来需要采用多个堆叠层，最终创建堆叠设备的垂直串。这些需求需要不断改进，从蚀刻工艺到具有更小尺寸和更高纵横比的工艺结构。
“当然，由于多层堆叠产生的应力和高阶失真，图案化也变得越来越困难，特别是在层与层之间以及线与线之间的对齐方面，”高级成员 Robert Clark 说。TEL的技术人员和技术总监。
此外，该行业的运作方式也发生了变化。芯片制造商曾经在一系列节点上制造不同的芯片并进行销售，而现在整个电子生态系统需要协同工作来生产系统。“为了将异构小芯片集成到一个通用封装中，我们确保从材料选择到设计到设备架构、集成和封装的一切都针对最终终端应用进行了优化——我们称之为全堆栈方法。这意味着生态系统中的多个参与者必须共同努力，” MITRE Engenuity首席技术专家兼半导体联盟执行董事 Raj Jammy 说。
但最显着的转变是由于先进封装方法作为设备性能的主要驱动力而发生的。尽管这种趋势在几十年前随着 TSV 和倒装芯片封装的突破而开始，但多小芯片封装正开始从高端应用转向更主流的应用。
材料变化
在台积电、三星和英特尔继续追求 3nm、2nm 和 1.x nm 技术节点的同时，主流晶圆厂和装配线的晶体管和封装级别将发生几项技术转变，并结合新的材料、工艺和数据分析以满足所有路线图。
UMC技术开发副总裁 Steven Hsu 表示：“对于需要高电压和高温的未来应用，我们需要超越硅，转向宽带隙设备，这些设备已经在电动汽车、工业和消费类应用中取得了进展。”
大量新材料正在研究中，其中一些已开始投入生产。董事兼高级市场分析师 Dan Tracy 表示：“看看一些领先的逻辑和内存制造商，我们预计在未来五年左右的时间里，新材料将进入大批量生产，例如用于互连的钼”在Techcet。“需要对前体进行研究以沉积钌，工具公司需要为这些新化学物质开发 CMP 和清洁工艺。”
组装和测试平台的关键驱动力是消费和移动产品的射频前端模块、电动汽车的功率包和光学器件的联合封装，因为数据服务器的功率预算，高级副总裁 Curt Zwenger 表示Amkor的 SiP 产品开发。“共同封装的光学器件将光学引擎和 ASIC 开关之间的电气接口长度减少到只有几毫米。此外，这解决了减少能源的需求，并减少了与从电信号中提取时钟和数据相关的延迟。”
光刻
光刻单元及其支持的光刻胶轨道和计量工具基础设施是工厂的焦点。一旦晶圆被图案化，它们就会进入下一步（沉积、蚀刻、离子注入等），但随后返回光刻以对下一个掩模级进行图案化，这个过程会重复，直到晶圆离开晶圆厂。
使用极紫外(EUV) 扫描仪进行图案化才刚刚开始投入生产。Brewer Science产品服务多元化总监 Brian Wilbur 说：“光刻的成本变得更加天文数字，因此每个人都必须变得更有创意，以及他们如何定义和设计他们的产品。” “客户使用这些工具的时间有限，因此他们依赖于在 ASML 或 imec 进行的初步评估，他们现在才刚刚开始使用 EUV 工艺来确定故障模式在哪里以及下一个故障模式是什么修改材料应该是这个样子。”
关键故障模式之一是随机缺陷。“人们经常谈论的随机指标正变得越来越成为产量驱动因素，因此您必须在按层、按客户或两者的过程目标方面做好其他一切。对于客户和供应商而言，流程集成都更具挑战性，因为要拥有一种实际上可以在该特定层提供绝对最佳结果的产品。”
Fractilia 最近推出了一种与CD-SEM一起运行的工具，以帮助量化和控制大批量生产中的随机性。“据我们了解，随机变化是 3 和 2 纳米节点产量损失的主要原因，”Fractilia 的首席技术官 Chris Mack 说。随机变化表现为特征粗糙度、局部 CD 错误、全局 CD 错误（跨晶圆）或覆盖错误。该工具提供对这些变化的实时检测，以向图案化过程提供反馈。
像 Brewer Science 这样的供应商正在预先执行更多的表征工作，以实现越来越多的交钥匙解决方案，但他们也参与了 imec 的开发，以评估不同的材料组合和工艺场景。“通过 imec 获得 EUV 至关重要，因为客户肯定在解决一些难题，他们必须同时采用多种方法，因为他们不一定确定最终的最佳解决方案是什么，”Wilbur 补充道。
在谈到扩展 193 纳米光刻工艺时，Wilbur 指出了业界对 CVD 硬掩模的使用，这需要一个底层，一旦图案被蚀刻，就可以通过湿法清洗轻松去除。“对于 CVD 硬掩模或多重图案化方案，客户需要一种材料能够承受多次光刻和蚀刻工艺，”Wilbur 说。
一旦 EUV 功能启动并运行，它将采用双重图案化和四重图案化方法，以将特征分辨率进一步扩展到 20nm 以下。之后是高 NA EUV，在 2025 年到 2027 年的某个时间段内，数值孔径从 0.33 跃升至 0.55。
“高 NA EUV 使用 8X x 4X 放大掩模。D2S的首席执行官 Aki Fujimura 解释说：“我们 30 年来一直这样做，掩模上的特征尺寸在两个维度上都是 4 倍，而其中一个维度将达到 8 倍。” “为了保持掩模基础设施的兼容性，高 NA 掩模的尺寸与其他掩模相同，均为 100 x 100mm，但它在晶圆上暴露了 12.5 x 25mm 的区域。这意味着您需要两个高 NA 掩模来暴露一层。掩模上的正方形在晶圆上会变成 1:2 长宽比的矩形。”
图 1：路线图上的里程碑包括 2024 年的纳米片晶体管和 2032 年的 CFET。金属间距可能以 12-16 纳米为基准。资料来源：imec
器件趋势
制造方法和技术的持续进步对于实现和进一步扩展下一代环栅 (GAA) 晶体管、DRAM 架构和如今包含 200 多个层的 3D NAND 器件至关重要。
虽然逻辑推动了最先进的晶体管结构，但3D NAND是许多蚀刻和填充工艺的技术驱动力。“在这些蚀刻应用中可以发现半导体行业中一些最深刻的挑战，而缩放意味着它们将变得更加困难。在生产中，这意味着将特征蚀刻到数微米的深度，同时在数十亿个这些特征上完美匹配晶圆上的结果，”Lam 的 Finch 说。“关键的蚀刻能力需要先进的均匀性和蚀刻轮廓控制，这由公司的数据智能平台管理。蚀刻机可以自适应以最大限度地减少工艺变化并最大限度地提高晶圆产量。
3D晶体管
Imec的路线图要求在2024年实现环栅FET(纳米片晶体管)，2028年实现forksheet FET, 2032年可能实现CFET(见图1)。TEL的Clark说:“从鳍片到纳米片的过渡部分是进化，部分是革命。”“当然，通道体的厚度现在是水平的，而不是垂直的，所以通道宽度可以通过光刻来调整。这对设计是有利的，并且意味着当我们蚀刻翅片来制作纳米片时，它们实际上可以具有比(多翅片)具有类似有效通道宽度的finFET更低的宽高比。即使我们仍然需要垂直的翅片蚀刻，蚀刻不再产生身体厚度，因此，阈值电压变化。但我们确实需要处理通过多个Si和SiGe外延层的蚀刻，这是新的。”
虽然这是一个进化步骤，但它并非微不足道。“我们可以继续在与用于 finFET 的工艺流程非常相似的工艺流程中使用自对准源极/漏极和栅极触点，尽管硬掩模和覆盖层可能需要变得更加坚固以适应额外的蚀刻需要内垫片和其他工艺，”Clark说。“纳米片结构还需要一些新的工艺模块，包括通道释放、内部间隔蚀刻和形成、底部隔离，以及更具挑战性的源/漏和通道选择性外延生长。”
但这些改进并不是全部。与所有技术转型一样，缩放方面使过程工程师的工作变得更加困难。“我们还需要缩放接触栅极间距，因此我们将面临将栅极堆叠安装在 RMG（替代金属栅极）结构中并获得多种功函数的挑战。因此，目前的研究包括使用偶极子层代替功函数金属，或在功函数金属之外使用偶极子层，以便将栅极堆叠安装到 RMG 纳米片体积中，”Clark 说。
一旦形成晶体管结构，以低电阻为重点的接触金属必须连接到较小的源极和漏极表面。“需要控制源极和漏极硅化物的体积，同时降低肖特基势垒高度，以进一步降低接触电阻，”他说。
下一步在技术上仍然是一个环栅器件，称为forksheet FET，因为 N 和 P 片之间有一个介电壁，看起来像突出的叉子。根据 Clark 的说法，介电壁需要致密，因为它将用于自对准并充当硬掩模。“该层带来了许多挑战，因为它需要无空隙，并且需要经得起图案化所需的蚀刻、CMP 等。选择性沉积可以在未来提供一些巨大的优势，无论是在实现更多自下而上的自对准方法方面，还是通过使功能层仅在需要的地方沉积从而节省体积，以及回购一些工艺窗口。”
在 forksheet 晶体管之后，行业将过渡到CFET，此时 n 和 pFET 一个堆叠在另一个之上。一些领先的芯片制造商已经开始研究这些结构。
结论
正在进行的变化数量令人难以置信。虽然摩尔定律的扩展仍然具有相关性和必要性，但它只是整个行业范围内大规模创新的一部分，该创新正在通过制造进入芯片设计的各个方面，甚至进入该领域。芯片变得越来越必要、越来越多样化、越来越可靠。他们也将需要比过去更多地相互交谈。
