本书节选自小梅哥《SOC FPGA嵌入式设计和开发教程》第11章内容

在前面章节的内容中，针对SoC FPGA的开发流程，从修改Qsys系统配置、更新Quartus工程，到生成对应的板级支持镜像（Preloader、U-Boot[A1] ）、Linux应用编程控制这些外设，编译linux内核，修改板级设备树，使用linux驱动程序完成外设的控制等一系列工作的介绍，为读者展示了使用SoCFPGA开发需要掌握的各种方法和思路。但是，作为一个高性能的异构芯片，如何将芯片上的FPGA和HPS两者有机的结合起来，实现高性能的数据通信才是该芯片的应用重点。因此，本章将针对该部分内容进行细致的讲解。

11.1 FPGA与HPS通信介绍

在含有HPS的SOC系统中，由于HPS中的ARM Cortex-A9使用的是AXI总线协议，其提供的与FPGA通信总线也是AXI总线。但是AXI总线和Avalon Memory Mapped总线在信号类型和时序上都有一定的差别，无法直接连接。HPS针对和FPGA的互联通信，总共提供了3种形式的AXI总线协议，分别为用于FPGA主动向HPS发起高效数据传输操作的F2H_AXI_Slave总线，用于HPS主动向FPGA发起高效数据传输操作的H2F_AXI_Master总线，以及用于HPS主动向FPGA发起一些控制或小容量数据传输操作的H2F_LW_AXI_Master总线。

这三个桥都使用先进的微控制器总线架构（Advanced Microcontroller Bus Architecture），即AMBA。高性能可扩展接口（Advanced eXtensible Interface），即AXI协议，就是基于AMBA网络互连架构的。

这些HPS-FPGA桥使得FPGA内核逻辑可以同HPS侧的从设备逻辑进行通信，同时也可以使HPS侧的逻辑能够与FPGA侧的从设备进行通信。例如，设计者可以在FPGA内核逻辑中添加额外的存储器或者外设，然后HPS中的主机逻辑可以来获取这些设备，当然，用户也可以在FPGA侧添加NIOS II 处理器，然后使用NIOS II的主机接口来获取HPS侧的存储器或者外设。

下表为HPS-FPGA桥的一些特性：

每个桥都包含一对主从接口对，其中一个接口导出到FPGA内核逻辑，而另一个接口导出到HPS逻辑。FPGA-to-HPS 桥引出了一个AXI Slave接口，用户可以将其连接到FPGA侧带AXI Master或Avalon-MM Master接口的主机上，HPS-to-FPGA桥和 lightweight HPS-toFPGA桥引出了AXI Master接口，用户用其连接FPGA内核逻辑中带AXI Slave或Avalon-MM Slave的设备。

图11.1–1展示了HPS-FPGA 桥与FPGA内核逻辑以及HPS的L3 互联架构的关系，图中每个主和从端口都标明了数据位宽，并通过括号备注的方式标明了每个端口的时钟域。

图11.1–1      HPS-FPGA桥与FPGA内核以及HPS的L3架构连接关系

HPS-to-FPGA 桥由HPS的L3主交互架构作为主机管理，lightweightHPS-to-FPGA 桥由连接在L3上的外设交换架构管理，FPGA-to-HPS 桥作为L3主交互架构的一个主机。从而使得FPGA内核中实现的任何主机都能够获取HPS中的大多数从设备。例如FPGA-to-HPS可以获取Cortex-A9 MPU的加速器一致性接口(ACP) ，从而实现对SDRAM控制器的缓存一致性获取。

对于HPS-to-FPGA和FPGA-to-HPS两个高速桥，每个桥最高支持128-bit位宽。在HPS侧逻辑中，每个桥最高可运行在200M的时钟频率下，数据位宽为固定的64bit，因此在不考虑轻量级桥的情况下，FPGA和HPS的总通信带宽为64*2*200MHz=25600Mbps。

另外，Intel Cyclone V SoC FPGA还提供了一个FPGA到SDRAM的桥，该桥最高可提供4个独立的读写端口和6个控制端口，支持可配置的32位、64位、128位和256位的数据位宽，适合于FPGA共享使用HPS侧的高性能存储器的应用场合。

11.1.1 H2F_LW_AXI_Master桥

在前面以AC501_SoC_GHRD工程为基础的实验中，我们重点讲解了H2F_LW_AXI_Master桥上连接的外设的操作方式，包括使用虚拟地址映射的方式和Linux系统内核驱动的方式。H2F_LW_AXI_Master由HPS控制，作用于FPGA内核逻辑，该接口具有一个32位的固定数据宽度，作为FPGA内核逻辑的辅助的、低性能主接口。通过一个固定的宽度和较小地址空间，轻型桥接主要用于低带宽流量的应用，例如对FPGA外设采用存储器映射方式组织的寄存器的访问。该方法可以分担转移高性能HPS-to-FPGA桥接的流量，并且可以改善CSR访问延迟，提高整体系统性能。

11.1.2 10.1.2 H2F_AXI_Master桥

       H2F_AXI_Master桥为FPGA内核逻辑提供一个可配置宽度的、高性能主接口。该桥提供HPS中的各种主器件对FPGA中实现的逻辑、外设和存储器的访问，有效地址空间大小为960MB。使用时可以配置FPGA内核逻辑的桥接主接口以支持32、64或128位数据。

H2F_AXI_Master桥的位于HPS逻辑中的从端口数据位宽为64位。该桥能够提供数据位宽适配和时钟域交互逻辑，使得 FPGA 中的逻辑能够工作在任意异步于 HPS的时钟域。其中，HPS逻辑中的从端口时钟为ARM L3的主时钟，即l3_main_clk，该时钟频率默认为MPU时钟频率的1/4，当MPU时钟频率为800MHz时，该时钟频率为200MHz。因此该桥的理论总带宽为64bit*200Mhz，即12800Mbps。H2F_AXI_Master桥常用于由HPS发起的HPS与FPGA侧的存储器进行大量的数据搬运工作，例如HPS从内存中高速搬运大量数据到FPGA侧的SDRAM存储器，或者HPS从FPGA侧的SDRAM存储器中读取大量数据到内存中。

11.1.3 10.1.3 F2H_AXI_Slave桥

F2H_AXI_Slave桥提供一个FPGA内核逻辑对HPS可配置宽度的、高性能主接口，而对于HPS来说，则提供了一个受FPGA内核逻辑中的主机控制访问HPS中外设的从接口。使用时可以配置FPGA内核逻辑的桥接主接口以支持32、64或128位数据。

F2H_AXI_Slave桥的位于HPS逻辑中的从端口数据位宽为固定的64位。该桥能够提供数据位宽适配和时钟域交互逻辑，使得 FPGA 中的逻辑能够工作在任意异步于HPS的时钟域。其中，HPS逻辑中的连接HPS的L3主端口时钟与ARM L3的主时钟相同，即l3_main_clk，该时钟频率默认为MPU时钟频率的1/4，当MPU时钟频率为800MHz时，该时钟频率为200MHz。因此该桥的理论总带宽为64bit*200Mhz，即12800Mbps。F2H_AXI_Slave桥常用于由FPGA侧逻辑发起的HPS与FPGA进行大量的数据搬运工作，例如FPGA从HPS内存中高速搬运大量数据到FPGA中（典型应用实例为FramerBuffer），或者由FPGA写入大量数据到HPS中（典型应用为高速数据采集）。

11.2 AXI与Avalon-MM总线的互联

为了支持Platform Designer中提供的所有使用Avalon Memory Mapped总线的IP能够方便的连接到HPS上，Platform Designer具有Avalon和AXI总线间的自动转换功能，我们在设计时，只需要将Avalon Memory Mapped总线信号连接到AXI信号总线上即可。至于如何完成两者间的信号功能和时序的转换，用户无需关心，Platform Designer会自动生成相应的转换逻辑。这对于一些已经使用NIOS II CPU开发了相应的系统和自定义IP的用户来说，是一件非常方便的事情，用户可以直接在HPS中按照原本NIOS II中的系统架构添加IP并连接好总线，就能实现相同的功能，同时，对于用户自己开发的自定义IP，无需做任何修改就能直接用于SOC系统中，大大降低了系统移植的工作量。

  得益于Platform Designer中提供的强大的Avalon-MM到AXI总线协议自动适配功能，用户在编写FPGA侧逻辑时，可以直接使用易用的Avalon-MM总线进行设计，从而避开复杂的AXI总线协议。因此，作为一本讲解SoC FPGA基本开发方法的书，本书也并未安排针对AXI总线协议的FPGA侧逻辑设计的讲解，所有FPGA侧逻辑，无论是主接口还是从接口，都统一使用Avalon-MM总线协议实现。

更多内容，请关注小梅哥《SOC FPGA嵌入式设计和开发教程》一书相关章节。