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SRAM 微缩速度放缓
当台积电今年早些时候正式推出其N3制造技术时，它表示，与其N5（5nm级）工艺相比，新节点将在逻辑密度方面提供1.6倍和1.7倍的改进。它没有透露的是，与N5相比，新技术的SRAM单元几乎无法微缩，根据WikiChip的说法，WikiChip从国际电子设备会议（IEDM）上发表的台积电论文中获得了信息。
台积电的N3具有0.0199μm²的SRAM位单元大小，与N5的0.021μm² SRAM位单元相比仅缩小了~5%。改进后的N3E变得更糟，因为它配备了0.021 μm² SRAM位单元（大致转换为31.8 Mib / mm²），这意味着与N5相比根本没有缩放。
同时，英特尔的intel 4（最初称为7nm EUV）将SRAM位单元尺寸从Intel 7（以前称为10nm Enhanced SuperFin）的0.0312μm²减小到0.024μm²（大致转换为27.8 Mib / mm²），这有点落后于台积电的HD SRAM密度。
此外，WikiChip还回顾了Imec的一次演示，该演示文稿显示在带有叉形晶体管的“超过2nm节点”上SRAM密度约为60 Mib / mm²。不过这种工艺技术还需要数年时间，从现在到那时，芯片设计人员将不得不开发英特尔和台积电宣传的SRAM密度处理器（尽管英特尔4不太可能被英特尔以外的任何人使用）。
后果很严重！
这是个严重的坏消息！从这个角度来看，虽然N3B和N3E据说都提供了1.6倍和1.7倍的芯片级晶体管缩放，但SRAM的1.0倍和1.05倍缩放是灾难性的。现在，我们仍然预计台积电会在某个时候为N3推出更密集的SRAM位单元变体，我们确实希望将来看到SRAM的某种程度的微缩，但旧的SRAM微缩似乎已经死了。
假设在TSMC N16上有一个100亿个晶体管芯片，其中40%是SRAM, 60%是逻辑晶体管。忽略实际限制和模拟/物理/等等，这样一个假设的芯片的芯片面积约为255毫米²，其中45毫米²(或17.6%)为SRAM。将完全相同的芯片缩小到N5将产生一个56毫米²的芯片，其中12.58毫米²或占22.5%的芯片面积的SRAM。将芯片进一步缩小到N3将产生一个44毫米²的芯片，SRAM的面积依然是12.58毫米²，这将占据芯片面积的近30%。
当然，影响不会全面感受到。芯片上的SRAM和缓存百分比因目标市场和整体能力而异。然而，对于一些人工智能硬件初创公司来说，其架构要求SRAM覆盖芯片的很大一部分，这些工程师将比其他工程师更快地遇到更多的挑战。
现代芯片中的SRAM
现代 CPU、GPU 和 SoC 在处理数据时将 SRAM用于各种缓存，并且从内存中获取数据的效率极低，尤其是对于各种人工智能 （AI） 和机器学习 （ML） 工作负载。但如今，即使是智能手机的通用处理器、图形芯片和应用处理器也携带着巨大的缓存：AMD的Ryzen 9 7950X总共携带81MB的缓存，而英伟达的AD102至少使用123MB的SRAM用于英伟达公开披露的各种缓存。
展望未来，对缓存 SRAM的需求只会增加，但对于N3（设置为仅用于少数产品）和N3E，这就无法减少SRAM占用的芯片面积，也无法降低与N5相比的新节点的更高成本。从本质上讲，这意味着高性能处理器的芯片尺寸将会增加，因此它们的成本也会增加。同时，与逻辑单元一样，SRAM单元也容易出现缺陷。在某种程度上，芯片设计人员将能够通过N3的FinFlex创新（在一个模块中混合和匹配不同类型的FinFET，以优化其性能，功率或面积）来缓解较大的SRAM单元，但在这一点上，我们只能猜测这将带来什么样的成果。
台积电计划推出其密度优化的N3S工艺技术，与N5相比，该技术有望缩小SRAM位单元的尺寸，但这将在2024年左右发生，我们想知道这是否会为AMD、Apple、Nvidia和高通设计的芯片提供足够的逻辑性能。
缓解措施？
从成本角度来看，减缓SRAM面积微缩速度的方法之一是采用多芯片设计，并将较大的缓存分解到更便宜的节点上的独立芯片中。这是AMD在其3D V-Cache中所做的事情，尽管原因略有不同。另一种方法是使用替代内存技术，如eDRAM或FeRAM作为缓存，尽管后者有自己的特点。
无论如何，在3nm及以上使用基于FinFET的节点减缓SRAM缩放速度似乎是未来几年芯片设计人员面临的主要挑战。
