基于ZYNQ的CameraLink图像采集与边缘检测开发详解

此开发详解基于创龙ZYNQ Z-7045/Z-7100评估板TLZ7xH-EVM展开。

（1）生成评估板TLZ7xH-EVM、ZYNQ型号为xc7z100的Vivado工程：

（2）生成评估板TLZ7xH-EVM、ZYNQ型号为xc7z045的Vivado工程：

进入Vivado工程所在的runs路径，双击.xpr文件打开工程。

点击"IP INTEGRATOR -> Open Block Design"，打开Vivado工程如下图所示。

点击Address Editor选项，可以看到IP核分配的地址，在PS端可以通过配置这些地址（寄存器）来控制IP核。

源码路径：

hw\src\hdl\lvds_n_x_1to7_sdr_rx.v

模块实现了将差分输入数据转化成并行数据，参考时钟delay_refclk_in需接200MHz或者300MHz，本例程使用PS端的200MHz的FCLK1。双击打开配置界面。参数N表示通道数，X表示每个通道的数据差分对数量。

根据CameraLink V2.0标准：

• Lite/Base模式：单通道，每通道数据差分对为4对，需要1个连接器。

• Medium模式：双通道，每通道数据差分对为4对，需要2个连接器。

• Full/80bit模式：三通道，每通道数据差分对为4对，需要2个连接器。

配置N=1表示使用Base模式，N=2为Medium模式，N=3为Full模式。X固定为4。更详细的说明请查阅文档xapp585-lvds-source-synch-serdes-clock-multiplication.pdf。

源码路径：

hw\src\hdl\cameralink_bit_allocation_rx.v

功能：将lvds_n_x_1to7_sdr_rx模块Serdes串并转换出来的数据进行重组，分离出行同步信号、场同步型号、数据有效信号和每个像素数据。参数N表示通道数量和lvds_n_x_1to7_sdr_rx模块功能一致。

• N=1，Base模式，输出端PortA、PortB、PortC有效。

• N=2，Meduim模式，输出端PortA、PortB、PortC、PortD、PortE、PortF有效。

• N=3，Full模式，输出端PortA、PortB、PortC、PortD、PortE、PortF、PortG、PortH有效。

（1） data_in的数据排列格式（lvds_n_x_1to7_sdr_rx模块串转并后的数据）。

lvds_n_x_1to7_sdr_rx模块将每一对数据差分对转换后的数据如下（XAPP585文档）：

CameraLink（LVDS视频）协议标准如下图所示。

结合CameraLink（LVDS视频）协议标准，得出4对数据通道转换后的数据在data_in数据的排列顺序如下。

（2） 分离出行场同步信号、数据有效信号和像素数据。

根据CameraLink协议：

• RX24对应行有效信号LVAL（行同步信号）。

• RX25对应帧有效信号FVAL（场同步信号）。

• RX26对应数据有效信号DVAL。

其他对应关系如下图：

因此，根据上图即可将各信号分离出来。

Video In to AXI4-Stream IP核配置为Mono/Sensor视频格式，Base模式2 pixels per clk，每个色彩数据位宽为8bits。关于IP核的详细技术说明可以查看《pg043_v_vid_in_axi4s.pdf》文档。

VDMA IP核技术说明文档为《pg020_axi_vdma.pdf》。S2MM是将视频流传到DDR中，MM2S是从DDR中把图像数据传输出去。配置如下图所示。

配置VDMA为读写跟随模式。

实现功能：Y转RGB。

实现功能：将图像复分成两路，一路用于边缘检测处理（Sobel算法），另一路直接回显。

实现功能：RGB转YCrCb444。

实现功能：YCbCr444转YCbCr422，输入24位YCbCr444数据，输出16位YCbCr422数据。

Image_filter IP核源码是基于Xilinx的xapp1167的Sobel边缘检测算法例程，对应的HLS源码在FPGA-HLS-demos目录下，技术说明文档为《ug925-zynq-zc702-base-trd.pdf》。

• 寄存器0x00：控制和状态寄存器，可控制IP核的停止和启动

• 寄存器0x14：设置图像的行数（最大支持1920x1080）

• 寄存器0x1c：设置图像的列数

• 寄存器0xb4：Sobel滤波的高阈值

• 寄存器0xbc：Sobel滤波的低阈值

• 寄存器0xc4：反转Sobel滤波器的输出（黑白反转）

  
  

用于和CameraLink相机通信，PS端可通过该接口对CameraLink相机进行配置（分辨率、Base/Full模式等功能）。具体说明请参考pg142-axi-uartlite.pdf。

Video Timing Controller IP核用于产生分辨率为1080P60的时序，用于HDMI输出，关于IP核的详细技术说明可以查看《pg016_v_tc.pdf》文档。双击Vivado工程v_tc IP核框图。在弹出的界面，点击"Default/Constant"，可以看到已将Video Timing Controller IP核配置成1080P60的时序，如下图所示。

配置一路148.5MHz的时钟，用于HDMI输出。该时钟对应的是1080P60的像素时钟。

若输入其他分辨率的视频，则需要修改VDMA IP核中图像大小的配置、Video Timing Controller IP的时序和Clocking Wizard IP核输出的像素时钟。

CameraLink相机参考型号：

• 彩色RS-A5241-CC107-S00，支持Full/Base，分辨率2560*2048，帧率107Hz

• 黑白RS-A5241-CM107-S00，支持Full/Base，分辨率2560*2048，帧率107Hz

参考下表和图将相机接到评估板CameraLink接口，显示器接到HDMI OUT接口。

评估板上电启动进入文件系统，执行如下指令新建一个"/lib/firmware"文件夹。将由Vivado工程编译生成的xxx.bin文件传送到评估板文件系统的"/lib/firmware/"目录下，并重命名为system_wrapper.bin。

参考创龙TLZ7xH-EVM评估板（Z-7045/Z-7100）用户手册《生成PL设备树及动态加载PL程序和设备树》文档，生成设备树，然后将编译好的dtbo文件拷贝到文件系统"lib/firmware"目录下。

HDMI OUT芯片接的是PS端的I2C，需要加载PS端设备树，加载成功后如下图所示。

再加载PL端程序和设备树。可以看到AXI UART对应的节点为/dev/ttyUL1。

将例程image目录下的脚本拷贝到文件系统，执行脚本进行配置，即可在显示器看到相机采集的视频。

脚本说明：

对于RS-A5241的相机，Base模式下，1280*1024的分辨率状态下，图像帧率有120+帧，所以图像曝光短，图像较暗，增大Image_filter IP的阈值可以获得更好的效果。

设置颜色反转：

可点击以下链接或扫描二维码，获取TLZ7xH-EVM评估板详细资料及案例源码。