面向未来几代移动通信的技术
每十年预示着新一代的移动通信。几代人以来，用户数量急剧增长，每个用户消耗的无线数据量都在不断增加。“一开始，我们很高兴能够发送短信；今天，我们已经进入了第 5 代 (5G)，拥有超过 10 亿人机和机器对机器连接，峰值数据速率为 10Gbits/sec。5G也是一个拐点。因为除了需要更多数据和更高速度的更多连接之外，我们现在还必须考虑如何启用自动驾驶和全息存在等新用例。这一趋势将继续进入 6G，预计到 2030 年。我们预计峰值数据速率将超过 100Gbits/sec、极端覆盖、无处不在的连接等等，” imec连接研发副总裁Michael Peeters 说。
磷化铟在高频下提供功率和效率
为了实现这些非常高的数据速率，电信行业一直在提高频率。6G 的愿景是解决 100GHz 以上的频率——从 140GHz 左右的 D 波段开始将得到解决。Michael Peeters：“我们认为 100GHz 以上的最大挑战是以足够高的效率产生足够的功率。对于 CMOS 和 SiGe 放大器，D 波段的饱和输出功率不超过 15dBm，效率通常低于 10%，这非常低，因为像 64-QAM 这样的流行调制方案需要运行超过 6dB低于该饱和输出功率。效率也随输出功率下降超过线性。磷化铟 (InP) 是这些频率的冠军，输出功率超过 20dBm，效率范围为 20% 到 30%。InP 可以在所需的高频下提供性能。尤其是当占地面积受到限制并且只能容纳有限数量的天线时，InP 会率先在更小两倍的足迹下将功耗降低两倍。”
InP 的功耗低两倍，占地面积小两倍。来自 Claude Desset 等人，GlobeCom 研讨会 2021。
使 InP 技术走向成熟
创建能够处理高频的 InP 晶体管（HBT，异质结双极晶体管）首先需要成熟且具有成本效益的 InP 技术，其次需要一种将基于 InP 的组件与基于硅的组件共同集成到完整系统中的方法. 对于这两个挑战，诸如 InP 之类的 III-V 材料与 CMOS 的异质集成是关键。毕竟，校准、控制、波束形成和转换器仍然需要 CMOS。
如今，InP 技术采用小型衬底晶圆（<6 英寸），基于电子束等类似实验室的工艺，并使用与 CMOS 不兼容的金基触点。能够处理 InP 的脆性是最突出的挑战之一。Imec 正在研究将 III-V 材料转移到更便宜、更坚固的基板（如硅）上的技术。由于两种材料之间存在较大的晶格失配，在硅上生长 InP 通常会引入缺陷，主要是螺纹位错和平面缺陷。这些缺陷会引起泄漏电流，这会显着降低设备性能或导致可靠性问题，因为缺陷会在高 RF 频率下捕获和释放载流子。
纳米脊工程捕获硅上生长的 InP 中的缺陷
为了解决在硅上直接生长 InP 时出现的缺陷，imec 提出了一种称为纳米脊工程的解决方案，该工艺依赖于在硅中的预图案化结构或沟槽中选择性地生长 III-V 族材料。这些高纵横比的沟槽非常有效地捕获狭窄底部的缺陷，并允许在沟槽外生长高质量、低缺陷率的材料。同时，过度生长的纳米脊向顶部加宽，为器件堆栈形成坚实的基础。如果减小纳米脊之间的间距，甚至可以将它们合并以在本地创建一块 III-V 材料板。
“最近，imec 展示了 InGaAs 53% 盒形纳米脊，可以有效地捕获沟槽中的螺纹位错。纳米脊在独立和引导模板中都成功生长。我们目前正在使用相同的方法，将 InGaAs 纳米脊工程与早期 InGaP/GaAs 纳米脊 HBT 演示的见解相结合，以开发 140GHz 应用所需的异质结构堆栈。为了解决与下一代无线高数据速率通信系统所需的速度、效率和输出功率相关的挑战，我们设想在 300 毫米硅晶圆平台上使用 InP HBT，” imec高级 RF 项目的项目总监Nadine Collaert说。
InGaAs 纳米脊工程。
除了纳米脊工程等直接生长方法外，InP 还可以通过仍然依赖小尺寸 InP 衬底作为起始材料的集成方案放置在硅上。在晶圆构造过程中，高质量 InP 基板被切割并分类为无图案的瓷砖。这些瓷砖随后被贴附到硅晶片上，进行平面化处理，并在工厂中进行处理。直接生长和晶圆重组选项在性能、成本和异构集成潜力方面各有利弊。
在硅衬底上集成 InP 与原生 InP 衬底的技术的高级比较。
系统级的协同集成方法
通过直接生长或晶圆重构获得成熟且具有成本效益的 InP 技术只是挑战的一部分。由此产生的组件最终需要集成到一个完整的系统中，该系统由结合 III-V 和 CMOS 技术的构建块组成，例如 InP HBT（用于功率放大器）或 CMOS（用于波束成形收发器）。这种需求带来了一整套集成挑战。Imec 正在研究 III-V 族器件与硅器件在同一平面上的单片 (2D) 集成，以及 2.5D 和 3D 集成技术以实现异构集成。
PCB（印刷电路板）仍然是最先进的技术，并且正在进行优化以使其适用于更高的频率。这些努力包括缩小间距以及优化材料和布局。2.5D 集成利用硅中介层（具有光刻定义连接甚至硅通孔的芯片或层）在 III-V 族和硅芯片之间进行通信。“该技术已经针对高速数字应用进行了优化，但还需要做更多的工作才能使其成为射频应用的解决方案。具体来说，我们正在评估不同的电介质选项和金属层厚度，以实现低损耗互连。我们需要高电阻硅基板或厚介电层来将金属层与有损基板隔开，但也需要非常厚的 RDL（再分布层），额外的金属层以减少金属损耗。我们还将考虑在某些情况下集成高质量的无源元件，” Nadine Collaert解释道。
顶视图：带有 Si 堆叠顶模的 RF 中介层，X. Sun 等人，ECTC 2022。
2.5D 和 3D 技术作为异构集成的关键推动因素
为什么要进行 3D 集成？Nadine Collaert：“当我们达到更高的频率时，波长会减小，天线阵列的面积也会相应地缩放。然而，在 100GHz 以上，天线间距变得小于前端电路间距，而毫米波无线电芯片的面积很难继续缩小。天线阵列的占地面积设置了限制条件，但为了适应天线下方的一切，我们将需要探索第三维度的高级异构集成选项。”
“在过去十年中，3D 互连领域取得了巨大进步。对于晶圆级选项（晶圆到晶圆、芯片到晶圆），人们大力推动减小互连间距。在晶圆对晶圆或混合键合的情况下，我们可以实现低于 1µm 的间距，并且可以继续向下推至 500nm 甚至更远。缩小间距的趋势同样适用于使用微凸块的芯片到晶圆键合和芯片堆叠。”
3D 互连技术的路线图。Eric Beyne 的 ISSCC 2021 论坛演讲“3D 系统集成：技术前景和长期路线图”的一部分。
对于 >100GHz 的情况，两种集成方案之间存在一些共同的挑战。首先，它们都依赖于具有低于 100µm 的精细通孔或微凸块间距。其次，它们应该容纳大量用于路由（RF、DC、IF 和数字）信号的连接。最后，迹线和空间尺寸都需要远小于 50µm（最好在 5-10um 范围内）。但也有区别。在 2/2.5D 集成的情况下，III-V 位于 CMOS 芯片旁边，从而实现更好的热管理，因为两个芯片都可以与散热器直接接触。缺点是对于某些应用程序，占地面积可能需要在 1 维中放宽，并且此架构仅允许 1D 光束控制。另一方面，3D 集成 允许将所有芯片和电路安装在天线下方，并启用 2D 波束控制，将信号引导穿过半球。2D 波束控制对于 5G 及更高版本的应用来说是必要的，以最大限度地减少穿透损耗并增加所需高频的覆盖范围。最后，热管理更具挑战性。当然，3D 集成是一种更复杂的方法，具有独特的处理挑战。
（左）2/2.5D 集成使用硅中介层将 III-V 族与硅芯片连接起来。（右）3D 集成，将 III-V 芯片堆叠到硅上，然后将它们连接到天线；在这种情况下，天线也集成在 Si 中介层中。
系统技术协同优化引领潮流
选择哪种集成和打包解决方案最终取决于用例或应用程序。“由于可供选择的选项太多，imec 推出了一项新的 STCO（系统技术协同优化）计划，以指导甚至在系统级别的技术选择。STCO 方法使用来自架构和应用约束的输入，同时考虑信号损耗、带宽、散热、机械稳定性和成本评估。我们将不得不综合考虑所有这些参数来设计和制造第 6 代设备，”Michael Peeters 总结道。
本文由半导体产业纵横（ID:ICVIEWS）编译自imec
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