Mentor 线上研讨会 | 如何确保DDR4 电气性能符合预期的数据速率？

电子工程世界 2020-05-21 00:00

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随着科技不断升级，数字信号传输的速度越来越快，频率也越来越高。为满足不断提高的存储需求，作为通用电子系统核心存储介质的DDR，其设计传输速度也越来越快，且其应用早已无处不在。在服务器、计算机、智能手机、游戏机、GPS、5G通讯设备、国防军工、自动驾驶、图形压缩、安防监控、FPGA、IoT智能网关等等的各种应用中, 每一代DDR的诞生，都使得存储速度和容量得到进一步提升，功耗逐步下降，相应的为电子系统性能带来显著的提高。

以消费电子领域为例，从DDR2（LPDDR2）演进到DDR5（LPDDR5）的过程中，最大数据速率提升了8倍，IO电压降低了40%。对于电子系统设计而言，这极大降低了电子系统尤其是DDR接口的时序裕量和噪声容限，使得设计验证的难度大幅度增加。而为了满足高速率和低功耗的要求，设计中必然会面临设计裕量，信号完整性和时序电气规则的挑战。

设计裕量的挑战

在DDR接口设计中，DQ,DQS,ACC等信号线需要与时钟信号CK同步，且信号的跳变(上升沿和下降沿)要发生在同一时钟周期内，同时，噪声干扰会造成信号的微小偏斜或者漂移。因此，相对于传统充足的时序裕度（例如DDR2-400在2.5ns的时钟周期内，上升沿和下降沿在2.5ns前后偏斜或者漂移，对数据采样影响不大），当今日益增加的DDR速度意味着时钟周期的降低，意味着裕量的减少（例如DDR5-6400时钟周期已经减少为0.15ns，代表着信号上升沿和下降沿无法偏斜漂移太多），这种低时序裕度极大增加了设计的复杂性。

信号完整性的挑战

随着DDR2向DDR5的演进，为了获得更低的功耗，DDR的IO电压从早期的1.8v下降到了1.1v甚至更低，这意味着DQ，DQS，ACC等信号线需要在更窄的电压范围内工作，然而电子产品使用环境复杂多变 (可能处于多变的电磁环境如公共机房，或者多变的温度环境等)，这都会给电子设备带来不确定的噪声。DDR更低的工作电压，就意味着高速DDR对噪声更加敏感，导致在设计过程中更难以实现信号完整性。

电气规则的挑战

为了获得更高的速率，从DDR2向DDR5的升级过程中，高速DDR逐渐引入了更多的信号线和时序电气规则来优化数据传输和容错，而DDR接口设计需要满足所有的信号线在各种DDR速率下的时序电气规则，才能最终使得DDR稳定的高速运行。

为了应对这种挑战，当前DDR内存通过优化内部拓扑结构和内部引入诸多校准机制（DDR内存/内存控制器协同工作）的方式，来降低DDR接口设计的复杂度，例如：

DDR内存模组内部采用Fly-By拓扑结构，以减少Stub的数量和长度，从而降低信号干扰
采用Write/Read Leveling, Preamble training, DQ VREF training等来矫正DQS，DQ，CK，ACC的延迟差异和参考电压范围等电气性能
采用ZQ校准和多种片内终结（ODT）模式提供终端阻抗，来减少数据线、选通线和地址线的信号反射
采用数据总线翻转（DBI）来减少信号翻转率，以便降低信号干扰
增加CRC冗余来提高信号传输可靠性等

同时，JEDEC和芯片厂商也会提供信号参考范围和布线规则，协助PCB设计师进行DDR接口设计。

然而，现实中对于可靠的PCB设计来说，这并不能完全解决DDR接口设计问题。尤其是仅依靠器件内部的优化校准和芯片厂商的布线规则是不够的，设计师还需要根据JEDEC信号参考范围，考虑所有的PCB电气效应和寄生效应，通过工具仿真验证或者设备测量，来确保PCB的DDR接口设计具备大量的时序裕度、信号完整性和DDR电气性能。DDR4接口仿真的设计主要因素包含了下图表内所示各注意事项，以及对Vref需验证电压范围，对于控制器和DDR时序的不确定性在读写两端需验证眼图。

此图版权归Mentor所有

由于PCB设计中DDR接口的仿真、建模的复杂性，PCB的DDR接口设计越来越被广大设计师重视。为提高设计验证效率和质量，Mentor出品的HyperLynx DDRx 向导为PCB设计师带来了可全方位覆盖完整的DDR接口仿真、建模和验证方案，以导航向导的方式，引导用户完成接口仿真配置，实现一次配置，全接口仿真验证，并将结果以HTML报告的形式呈现给用户，方便阅读，查找和分享。针对PCB中的DDR接口的设计，HyperLynx提供布线后仿真验证机制，检查以上各个DDR接口验证要素。同时，Mentor还提供了基于HyperLynx DRC平台的设计规则检查工具，保证DDR布线能够符合设计规范要求。对于DDR4/DDR5设计中日益严重的电源完整性的问题对于信号质量的影响，Mentor也提供了完整的电源完整分析工具和PowerAware仿真解决方案。