高速数字电路的设计与仿真

EDN电子技术设计 2020-04-29 00:00 5001浏览 0评论 0点赞

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高速数字系统设计成功的关键在于保持信号的完整，而影响信号完整性(即信号质量)的因素主要有传输线的长度、电阻匹配及电磁干扰、串扰等。

设计过程中要保持信号的完整性必须借助一些仿真工具，仿真结果对PCB布线产生指导性意见，布线完成后再提取网络，对信号进行布线后仿真，仿真没有问题后才能送出加工。目前这样的仿真工具主要有cadence、ICX、Hyperlynx等。Hyperlynx是个简单好用的工具，软件中包含两个工具LineSim和BoardSim。LineSim用在布线设计前约束布线和各层的参数、设置时钟的布线拓扑结构、选择元器件的速率、诊断信号完整性，并尽量避免电磁辐射及串扰等问题。BoardSim用于布线以后快速地分析设计中的信号完整性、电磁兼容性和串扰问题，生成串扰强度报告，区分并解决串扰问题。作者使用LineSim工具，对信号的阻抗匹配、传输线的长度、串扰进行了仿真分析，并给出了指导性结论。

阻抗匹配

高速数字信号的阻抗匹配非常关键，如果匹配不好，信号会产生较大的上冲和下冲现象，如果幅度超过了数字信号的阈值，就会产生误码。阻抗匹配有串行端接和并行端接两种，由于串行端接功耗低并且端接方便，实际工作中一般采用串行端接。以下利用Hyperlynx仿真工具对端接电阻的影响进行了分析。以74系列建立仿真IBIS模型如图1所示。仿真时选择一个发送端一个接收端，传输线为带状线，设置线宽0.2mm和介电常数为4.5(常用的FR4材料)，使传输线的阻抗为51.7Ω。设置信号频率为50MHz的方波，串行端接电阻Rs分别取0Ω、33Ω和100Ω的情况，进行仿真分析，仿真结果如图2所示。

图中分别标出了匹配电阻是0Ω、33Ω、100Ω时接收端的信号波形。从波形看出，0Ω时波形有很大的上冲和下冲现象，信号最差；100Ω时信号衰减较大，方波几乎变成了正弦波；而匹配电阻是33Ω时波形较好。理想的匹配电阻值，可以利用软件的terminatorWizard工具，自动根据器件的参数模型算出最佳匹配电阻为33.6Ω，实际应用中可以选用33Ω。利用仿真和器件的IBIS模型，可以很精确地知道匹配电阻值的大小，从而使信号完整性具有可控性。

图1　74系列仿真模型

图2　不同串行端接电阻的仿真结果

传输线长度的影响

在高速数字电路的设计中，除了阻抗匹配外，部分器件对传输线的长度有着严格的要求，信号频率越高，要求传输线的长度越短。以X1器件和X2器件为例建立仿真模型如图3所示。在仿真模型中加了33Ω的匹配电阻，选择仿真信号频率为66MHz方波，改变传输线长度分别为76.2mm和254mm时进行仿真。仿真结果如图4所示。

图3　X1、X2器件仿真模型

图4　不同长度传输线仿真结果

从图中看出，信号线加长后，由于传输线的等效电阻、电感和电容增大，传输线效应明显加强，波形出现振荡现象。因此在高频PCB布线时除了要接匹配电阻外，还应尽量缩短传输线的长度，保持信号完整性。

在实际的PCB布线时，如果由于产品结构的需要，不能缩短信号线长度时，应采用差分信号传输。差分信号有很强的抗共模干扰能力，能大大延长传输距离。差分信号有很多种，如ECL、PECL、LVDS等，表1列出LVDS相对于ECL、PECL系统的主要特点。LVDS的恒流源模式低摆幅输出使得LVDS能高速驱动，对于点到的连接，传输速率可达800Mbps，同时LVDS低噪声、低功耗，连接方便，实际中使用较多。LVDS的驱动器由一个通常为3.5mA的恒流源驱动对差分信号线组成。接收端有一个高的直流输入阻抗，几科全部的驱动电流流经10Ω的终端电阻，在接收器输入端产生约350mV电压。当驱动状态反转时，流经电阻的电流方向改变，此时在接收端产生有效的逻辑状态。图5是利用LVDS芯片DS90LV031、DS90LV032把信号转换成差分信号，进行长距离传输的波形图。在仿真时设置仿真频率为66MHz理想方波，传输距离为508mm，差分对终端接100Ω负载匹配传输线的差分阻抗。从仿真结果看，LVDS接收端的波形除了有延迟外，波形保持完好。

表1　LVDS、ECL、PECL逻辑标准对照表

图5　LVDS电路仿真结果

串扰分析

由于频率的提高，传输线之间的串扰明显增大，对信号完整性也有很大的影响，可以通过仿真来预测、模拟，并采取措施加以改善。以CMOS信号为例建立仿真模型，如图6所示。在仿真时设置干扰信号的频率为66MHz的方波，被干扰者设置为零电平输入，通过调整两根线的间距和两线之间平行走线的长度来观察被干扰者接收端的波形。仿真结果如图7，分别为间距是203.2mm、406。4mm时的波形。