感谢《TechSugar》对新思科技的关注
算力与存储需求爆发式增长，带动着芯片复杂程度逐步提升，片上集成的功能也越来越多。随着半导体工艺节点持续下探，晶体管微缩逐渐达到物理极限，芯片性能与成本越来越难以平衡，摩尔定律发展逐渐趋于极限。
在这种趋势下，业界开始寻求延续摩尔定律的关键创新，围绕新封装、新架构、新材料等趋势，半导体产业迎来了全新的发展契机。在新思科技中国区副总经理朱勇看来，半导体市场对性能与数据处理的要求越高，意味着晶体管密度越高，芯片规模也就愈发复杂庞大。摩尔定律的演进已经无法满足芯片PPA目标和成本，而Chiplet和3DIC技术逐渐成为延续摩尔定律的上佳选择。
热标准化接口与一体化平台，
颠覆Chiplet设计方式
从性价比的角度来看，采用成熟工艺来完成一些不需要用最先进工艺的功能模块，然后把不同工艺的芯片封装在一起达到大芯片的效果，一定是最优解。小芯片的封装集成能够以快速且经济高效的方式提供定制解决方案。
不难看出，对于Chiplet来说，关键在于先进封装与互连接口技术的持续创新。以互连接口技术为例，随着芯片越来越复杂，芯片良率与工艺的矛盾难以调和，开发者不得不将大的芯片拆解成较小的芯片，并将这些芯片封装至多芯片模块中。因而，芯片到芯片之间的互连接口技术是影响芯片性能的关键因素。
随着Chiplet产业联盟的成立，越来越多的国内外企业相继涌入Chiplet赛道。类比PCIe标准，UCIe将标准化接口从PCB层面进一步降低至Die-to-Die互连的水平，在硅片层面实现各裸晶片的信号交互。作为全球领先的半导体设计和制造软件及IP供应商，新思科技也为开发者提供了一系列Die-to-Die IP，包括高带宽互联（HBI）、基于SerDes的PHY和控制器。
DesignWare® HBI PHY IP支持AIB、BoW和OpenHBI等多种标准，面向2.5D封装，在硅片层面上实现不同芯片的互联互通，大幅提升了数据带宽和降低延时，为芯片设计突破工艺瓶颈提供了可能。
朱勇
中国区副总经理
新思科技
基于标准化接口与统一化平台，新思科技颠覆了先进Chiplet封装设计方式，重新定义了2.5D/3D多裸晶芯片解决方案在整个设计工作流程中的传统工具边界。随着这些先进技术广泛投入市场，Chiplet逐渐被市场证明是行之有效的解决方案，除了传统大厂，越来越多的芯片设计企业及初创公司采用Chiplet技术，有机结合成熟工艺和先进工艺，更快地将高端芯片推向市场。
设计集成与测试仿真挑战
如何攻克？
Chiplet发展前景广阔，但仍然面临着设计与集成、生态系统复杂性、资质和可靠性、标准等诸多难题。据朱勇介绍，对于3D封装技术，以往不同环节厂家、不同部门开发者之间缺乏协同联动的平台，不同数据格式之间难以拉通。
测试与仿真验证方面的挑战也不容忽视。在对异构集成进行测试时，一方面要确保组装的裸晶功能完好，另一方面还要提高裸晶在系统中的自检能力。不同于标准IP，Chiplet设计难度大幅增加，需要产业链上下游厂商协同设计，因此在测试方法上也更加复杂和困难。
芯片制造工艺本身的进步已经无法支撑芯片性能的提升，因而，相关从业者应该从整体系统设计的各个环节入手，深入理解系统级摩尔定律（SysMoore），充分利用3DIC Compiler、软硬件协同仿真等成熟开发平台和方法学，从而提升芯片乃至整个系统的性能、可靠性和成功率。对于芯片厂商而言，应当建立统一开放的产业链，积极响应技术规范及商业模式的变化，推动Chiplet商业化进程。
就EDA而言，需要提供更全面、更统筹、更融合的开放平台和工作流程，以使这些团队能够相互合作，来应对更为复杂的设计收敛和异构模块的集成、测试和生产等。从EDA厂商的角度出发，面对这样的挑战，在芯片设计的过程中，应当以系统为出发点，构建一个可协作的平台，有效串联设计、制造、封测等人员。
构建产业生态仍是关键
作为延续摩尔定律的关键，Chiplet的发展离不开完善开放的产业生态，UCIe产业联盟进一步加速了产业生态的构筑。对于不同供应商开发的Multi-Die SoC，通过UCIe标准可实现更高效的互连与互操作。
利用2.5D/3D封装与Chiplet技术，可有效提高芯片集成度与良率、降低成本，同时提升逻辑计算芯片与存储单元间I/O密度和通信带宽，从而获得系统级PPA提升。目前，新思科技也已经加入UCIe联盟，携手产业合作伙伴共同建设蓬勃开放的Chiplet生态系统。
EDA作为Chiplet发展不可或缺的关键一环，新思科技将持续在产业生态中扮演重要角色。新思科技致力于为客户提供从开发、设计、验证、信号完整性仿真、电源完整性仿真到最终签核的3DIC全流程解决方案。
