1nm以下先进制程工艺发展路线浮出水面

半导体工艺与设备 2022-06-18 07:00

如何应对供应风险和挑战，在行业竞争中赢得先机？ 精密双向电流感应放大器设计方案

尽管英特尔、三星、台积电等公司靠着各种技术手段及营销宣传将CPU逻辑工艺一路推到了5nm节点，明年还要进入3nm节点，但是再往后还是会面临更大的挑战，特别是在1nm之后，量子隧穿效应有可能会让半导体失效。

在日前的FUTURE SUMMITS 2022大会上，IMEC（比利时微电子中心）展示了最新的路线图，一路看到了2036年的0.2nm工艺。

简单来说，今年试产N3工艺之后，2024年会有2nm工艺，2026年则是A14工艺——A代表的是埃米，是纳米之后的尺度，A14工艺可以理解为1.4nm工艺，英特尔之前提出的A20、A18工艺就相当于2nm、1.8nm工艺。

台积电在3nm工艺完成研发之后会把团队转向未来的1.4nm工艺研发，预计今年6月份启动。

接着看路线图，IMEC预计在2028年实现A10工艺，也就是1nm节点了，2030年是A7工艺，之后分别是A5、A3、A2工艺，2036年的A2大概相当于0.2nm节点了。

IMEC的路线图基本上还是按照摩尔定律2年升级一代的水平发展的，证明了未来芯片工艺还可以迭代下去。

不过也要看到，真正决定工艺密度的MP金属栅极距指标变化没有工艺数字那么大，甚至A7到A2工艺都是在16-12nm之间，密度可能没什么提升。

与此同时，实现1nm及以下工艺，晶体管架构也要改变，我们知道台积电及三星会在3nm或者2nm节点放弃FinFET转向GAA结构，而在A5之后还要再转向CFET晶体管结构。

其他的技术升级还有很多，包括布线、光刻机等等，需要一系列技术突破才有可能实现。

新材料工艺为将来的先进制程铺路

最近，悉尼新南威尔士大学材料与制造期货研究所（MMFI）的研究人员使用独立式单晶钛酸锶（STO）膜制造了一系列透明场效应晶体管，其性能与当前的硅半导体场效应晶体管相当。

“我们的工作使硅半导体电子无法做到的事情成为可能，”MMFI的主任兼首席研究员Sean Li教授说。

“它不仅为克服当前硅半导体行业在小型化方面的基本限制铺平了一条关键道路，而且还填补了由于硅的不透明和刚性而在半导体应用中的空白。”

上周发表在《自然》杂志上的这篇论文展示了大规模制造2D场效应晶体管的潜力，克服了纳米级硅半导体生产的挑战，并提供了可靠的电容和有效的开关操作。

“这项工作的关键创新是，我们将传统的3D散装材料转变为准2D形式，而不会降低其性能 - 这意味着它可以像乐高积木一样与其他材料自由组装，为各种新兴和未被发现的应用创建高性能晶体管，”主要作者Jing-Kai Huang博士说。

“同时，弹性和纤薄的特性使柔性和透明的2D电子产品得以实现。”

几十年来，刚性硅基技术一直无处不在，但这些新型晶体管带来了从增强现实和柔性显示器到新一代可穿戴设备的各种应用，当然还有纳米电子、通信、健康等领域尚未被发现的应用。

打破瓶颈

晶体管是一种用作开关或放大器的小型半导体器件。从手电筒到助听器再到超级计算机，所有电子设备都是通过晶体管，电阻器和电容器的各种排列和相互作用来实现的。

例如，最新的Apple MacBook由微处理器供电，该微处理器包括每毫米见方超过100亿个晶体管，单个晶体管的尺寸在20纳米以下。

随着时间的推移，制程工艺微缩得越来越小，性能越来越强大。“随着这种微电子小型化的发生，目前使用的材料由于信号从一个晶体管传递到下一个晶体管时的能量损失和耗散而达到极限，”李教授说。

“有了这样的限制，人们已经有了巨大的动力来从根本上创新新材料和技术，以满足全球微电子市场永不满足的需求。”

“我们现在正朝着晶圆规模生产的方向努力。实现这一目标将使我们能够制造出密度更接近商业产品的更复杂的电路。这是使我们的技术惠及人们的关键一步，“黄博士说。

“第一个项目是制造独立的STO并研究其电气特性。随着项目的进展，它演变成使用独立式STO制造2D晶体管。在MMFI建立的平台的帮助下，我们能够共同努力完成该项目。”

目前，这项突破性技术受到两项澳大利亚临时专利申请的保护，MMFI和新南威尔士大学正在寻求将知识产权商业化。

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