零代码设计RISC-V处理器及其外围电路

电子森林 2020-03-22 00:00

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零代码FPGA设计进阶十日谈开课

RISC-V当前在全球学术界和产业界刮起一股热潮，吸引了众多用户参与RISC-V生态建设。

但是，目前想要在FPGA上实现RISC-V的CPU设计，除了具备一定的计算机体系结构知识，还需要相对熟练的VerilogHDL硬件描述语言基础。虽然Verilog语言基于C语言，但跟C语言有非常大的区别，程序员要熟练掌握Verilog设计需要耗费相当多的精力和时间。

华南理工大学的赖晓铮老师一直持有“天下没有难做的芯片设计”理念，目前在Github开源平台上主持FPGA图形化编程的Digiblock项目和基于Python进行FPGA/ASIC设计验证的Pychip项目。为了践行他一直秉持的理念，继大受欢迎的《零代码FPGA图形化编程十日谈》后，赖老师将从下周一开始在硬禾学堂继续开设《零代码CPU设计十日谈》课程。课程中同样在Digiblock的基础上，用图形化编程思想，通过“搭积木”的形式零代码设计RISC-V处理器及其外围电路，实现一个计算机“最小系统”。课程中实现的电路结构图就是最终设计结果，可自动转换为Verilog代码，并下载到FPGA上运行。这样就能让程序员将注意力回归逻辑电路结构的本质。

在这个10天的基础课程中，普通工程师和程序员也可以快速了解和掌握CPU设计的基本知识。如果图形化编程可以实现跟Verilog编程一样的效果，那工程师和程序员们节省下来学习VerilogHDL的时间和精力就可以用在其他领域，把工作做得更极致。

附上10天的课程大纲：

1. 微程序和硬布线控制器

理解“微程序”思想，掌握微程序控制器的结构和设计方法；
设计一个“最小版本”微程序CPU：只有四条指令，唯一的功能是“程序跳转”。
理解单周期和多周期硬布线控制器的“状态机”模型差异；
分别设计单周期和多周期的硬布线CPU，两个硬布线CPU在功能上完全兼容“最小版本”微程序CPU，不同之处在用硬布线逻辑取代微程序控制器。

2. RISC-V指令集与汇编

理解RISC-V的指令集；
了解RARS汇编仿真环境；
掌握RISC-V的汇编语言编程技巧。

3. 微程序和硬布线CPU——RISC-V

理解RISC-V机器指令的微指令实现方法,编写每条RISC-V机器指令对应的微程序；
掌握基于微程序控制器的RISC-V架构,包括控制器、运算器、存储器及寄存器堆；
理解RISC-V机器指令的硬布线逻辑实现方法；
掌握基于硬布线控制器的RISC-V架构，在功能上完全兼容前述的微程序版本CPU，不同之处在于改用硬布线逻辑电路产生微操作信号，取代微程序控制器；
掌握非流水线CPU的中断和嵌套中断设计方法。

4. 流水线CPU——RISC-V

了解基于流水线技术的CPU设计方法；
掌握基于流水线架构的RISC-V架构；
掌握流水线CPU的中断和嵌套中断设计方法。

5. 非线性函数和随机数

理解基于除法和移位寄存器的随机数生成方法；
掌握基于折线法和查表法的非线性函数计算方法；
理解通用非线性函数计算方法CORDIC。

6. 复数、矩阵和MAC

掌握复数的加法、乘法运算；
理解和掌握基于存储器的矩阵加法、乘法运算；
了解乘积累加和（MAC）的概念及分布式算法推导；
掌握无符号数和有符号数（补码）的分布式算法（DA）实现。

7. 泛型和HLS

掌握Digiblock图形化编程的泛型构造方法；
理解高层次综合（HLS）中进行设计的方法和设计优化的技巧；
掌握HLS生成的代码如何导入Digiblock及参与仿真；
图像处理（轨迹追踪）和信号处理（FIR滤波器）的HLS设计示例。

8. 串行外设

理解跨时钟域的串行信号处理；
掌握异步串行外设——串口(UART)的设计方法；
掌握同步串行外设——IIC的设计方法；
了解CPU内核RISC-V如何与外设和协处理器连接。

9. 并行接口和总线

理解并行接口的“乒乓操作”；
掌握并行接口——VGA接口的设计方法；
了解wishbone总线时序；
掌握CPU内核与wishbone总线的连接方法。

10. 验证与时序

掌握Testbench的图形化编程方法；
理解全局时钟系统及复位的设计规范；
了解仿真中的时序分析；
掌握时序优化技巧——流水线。

10天时间，学会自己搭建一个CPU，是不是觉得不可思议？不用担心课程对技术要求过高，只要你是：

《数字逻辑》、《计算机组成原理》、《计算机体系结构》等课程的学生和老师；
希望快速了解RISC-V架构的技术小白；
想从事CPU设计，但是不想花时间学习VerilogHDL语言的工程师们；
希望快速切入FPGA设计的程序员们。

坚持跟着课程走下来，赖老师深入浅出地讲解会带你实现这个看似不可能的任务。

来再次认识一下课程主讲赖老师：

赖晓铮，华南理工大学计算机科学与工程学院副教授，博士。擅长《数字逻辑》、《计算机组成原理/体系结构》、《EDA设计》等课程教学，熟练掌握multisim、proteus、logisim仿真软件的使用；资深硬件工程师，技术专家，熟悉硬件电路和嵌入式系统设计。开源硬件运动和创客运动的积极参与者，曾出版《基于Proteus的计算机系统实验教程》一书，用74系列逻辑器件搭建流水线架构CPU控制x86微机外设。秉持“天下没有难做的芯片设计”理念，目前在Github开源平台上主持FPGA图形化编程的Digiblock项目和基于Python进行FPGA/ASIC设计验证的Pychip项目。