本节主要介绍:
vcs常用选项
vcs仿真流程
vcs代码覆盖率
vcs综合后后仿
图一乐技巧
VCS是编译型verilog仿真器,VCS先将verilog/systemverilog文件转化为C文件,在linux下编译生成的可执行文./simv即可得到仿真结果。
vcs编译后,生成可执行二进制文件simv:执行./simv进行仿真;
编写makefie脚本运行仿真:
执行下面编译仿真:
make vcs
make sim
在编译时,使用 +vpdfile+filename 可以更改生成 VPD 文件的文件名,默认为vpdplus.vpd。
makefile中添加:
ALL_DEFINE = +define+DUMP_VPD
VPD_NAME = +vpdfile+simv.vpd
仿真文件tb.v中添加:
`ifdef DUMP_VPD
initial begin
$display("Dump VPD wave!");
$vcdpluson();
//$vcdpluson(0,tb); //记录tb及其所有子模块的波形。
//$vcdpluson(1,tb ); //只记录tb层的波形
//$vcdpluson(2,tb ); //记录tb层和tb下一层的波形
end
`endif
在仿真完成后,生成了simv.vpd 这个文件,这个文件记录了仿真过程中所有信号的波形,
可以使用dve打开:
dve -vpd simv.vpd &
选中所有信号 --> 右键Add to Waves --> New Wave View
通常使用VCS生成fsdb格式的波形文件,将其导入另一个软件Verdi查看波形,代替DVE进行联合仿真;
vcs选项加上-fsdb,仿真文件tb.v中添加:
initial begin
$display("Dump fsdb wave!");
$fsdbDumpfile("tb.fsdb");
$fsdbDumpvars;
end
仿真完成后执行下面命令打开verdi:
make verdi
推荐查看verdi实用技巧
和fsdb实用技巧
在一个芯片验证的工程中,通常以代码覆盖率和功能覆盖率来体现验证是否完备;
功能覆盖率就是检查设计的功能是否完善,需要考虑很多不同的情况,是使用SV的重点内容。
代码覆盖率是检查代码是否存在冗余,检查所有的代码是否都已经执行,包括:行,状态机,翻转,条件,分支覆盖率等,这里只讨论代码覆盖率。
VCS在统计代码覆盖率的过程中,需要在编译和仿真命令上添加对应的开关选项,生成.vdb文件记录覆盖率情况。
再使用dve打开该文件进行查看覆盖率。
:打开对应类型覆盖率,例如 -cm cond+tgl+lin+fsm+path为统计所有覆盖率。仿真完成后执行下面命令dve -covdir *.vdb &
打开dve查看覆盖率:
make dve_cov
代码覆盖到的为绿色,没有覆盖到的为红色:
可以以文本格式或者网页格式显示覆盖率;
或者:
urg -dir *.vdb -report urgReport
进入urgReport目录,执行下面命令打开网页版,查看覆盖率报告
firefox *.html
推荐查看综合与时序分析
推荐查看后仿及反标
当RTL功能仿真通过之后,DC工具中进行逻辑综合,在逻辑综合完成之后,需要对综合生成的网表再进行仿真验证。
综合后包含电路的实际信息,如映射的门电路信息、寄生参数、.v的网表、SDF标准延时信息、SDC约束、工作条件等信息。
带时序的后仿,一定要注意仿真器是否关闭了notimingcheck和nospecify的选项。
如果有-nospecify,那么SDF中的时序信息就反标不到仿真模型中;
如果有-notimingcheck,那么后仿过程中就不检查时序违例,后仿就失去了意义。
使用$sdf_annotate将SDF文件反标到网表中:
$sdf_annotate ("sdf_file"[, module_instance] [,"sdf_configfile"][,"sdf_logfile"][,"mtm_spec"] [,"scale_factors"][,"scale_type"]);
在tb中加载sdf文件,指定反标模块:
`ifdef GLS_SIM
initial begin
$sdf_annotate("../../netlist_sim/sdf/TOP.sdf",tb.U_TOP,,"sdf.log","TYPICAL");
end
`endif
修改makefie脚本运行仿真:
LIB_NET_FILE指定的是基本的工艺库单元, 因为网表文件netlist_TOP.v中包括综合后的由门电路和触发器等例化形成的verilog文件,所以需要基本的工艺库单元。
rtl仿真和netlist仿真结果对比:
可以看到netlist仿真的输出信号存在一些毛刺及延迟,与理想的没有延迟信息的rtl仿真不同。
可在仿真中加入颜色显示case的情况,如:
红色:前景色31,背景色41:
$display("\033[31;41m Hello error!\033[0m");
绿色:前景色32,背景色42:
$display("\033[32;42m Hello pass!\033[0m");
黄色:前景色33,背景色43:
$display("\033[33;43m Hello warning!\033[0m");
涉及的颜色: