你真的了解「智能座舱域控制器芯片及平台架构」吗？

焉知新能源汽车 2022-03-31 18:11

大家都知道汽车开发一个车型涉及大量的技术集成、零部件设计、试验验证等，所以汽车开发具有耗资大、周期长，开发风险高等特点。以往的汽车厂家推出一款新车至少需要 5-10 年，周期很长、工作量很大。如今的车企，车型更迭的速度非常快，这个都是得益于底盘平台化。

如宝马的 UKL 前驱平台、CLAR 后驱平台，丰田的 TNGA 架构、吉利的 CMA 平台，奔驰的 MFA、MRA、MHA、MSA 平台等，以丰田的 TNGA 平台架构为例，初期使零部件通用比例达到 20%-30%，最终将达到 70%-80%，这对于企业节约成本，降低研发周期起到关键作用。

而现在一个平台车型的迭代周期是 3-4 年，车型小改款是 1 年左右，越来越多的车厂选择把显示屏部分进行标准化，这样 IP 造型、显示屏的成本都能固定下来，而每次升级改款只需要修改主机，因为现在域控制或者单芯片的算力越来越强，主机升级换代的需求是必然，显示屏是显示内容部分，这部分相对简单一些，只要规划好对应的造型、尺寸、分辨率是可以做到平台化共用的，节省成本。

原来的座舱里面的控制器基本上是分开的，导航主机是一家，液晶仪表是一家，同时还有一个 AVM 全景一家，还有 TBOX 等，这里线束连接就非常复杂，而且不同供应商直接的协调调试也非常复杂。

上图是域控制产品形态，这样无论是走线，还是调试都非常方便，最关键就是 OTA 非常好做，而且降低成本。

智能座舱产品形态发展及重要性

以智能座舱为切入点提升用户体验成为企业制胜的关键点：

一，「一芯多屏」成为趋势热点。

车载显示屏从单一、小型的平面矩形屏幕逐步向多个、大型曲面屏转变。因为传统分离式的座舱集成，多个座舱系统之间如「孤岛」一般相互独立导致通信成本高，而「一芯多屏」的智能座舱解决方案以通信成本低、时延短，可以更好地支持多屏联动、多屏驾驶等复杂电子座舱功能。

二，用户体验。

汽车企业在追求炫酷科技带来的震撼感、科幻感的同时，开始围绕改善用户体验密集发力，更加强调用户的便捷度、舒适感、娱乐性，从消费者观感体验以及心理体验出发进行产品开发和服务设计，更加增进用户黏性。

未来，随着无人驾驶技术的成熟以及出行方式的革命性变革，消费者对汽车的认知将逐渐从「单一的交通工具」向「移动空间」转变，而座舱则是实现空间塑造的核心载体。

如何根据用户的个性化需求，为乘客提供专属出行方案成为产业应用落地的主攻方向。

而智能座舱域控制芯片成为了体验好坏的重要硬件指标，在讲解芯片指标之前，我们看看域控制芯片有哪些：

半导体、能源革命驱动的此轮汽车智能化、电动化浪潮，半导体格局反应产业链格局。

座舱芯片：高通算力高、集成度高、性价比高，份额提升明显。

自动驾驶芯片：「封闭生态战胜开放生态」。

L3 +：英伟达 > 高通 > 华为
L3 以下：Mobileye 市占率最高，但黑盒子交付模式越来越不受车厂喜欢，未来开放模式将更受大家欢迎；地平线、黑芝麻等国产厂商有机会。

智能汽车芯片目前主要变化出现在「座舱域、辅助驾驶/自动驾驶」两大域控制器上。

智能座舱芯片是由中控屏芯片升级而来，目前主要参与者包括传统汽车芯片供应商以及新入局的消费电子厂商，国产厂商正从后装切入前装，包括：四维图新（杰发科技）和全志科技。

自动驾驶域控制器为电子电气架构变化下新产生的一块计算平台，目前占主导的是英特尔 Mobileye 、英伟达、高通、华为重点布局领域，同时也有地平线、芯驰科技等创业企业参与。

智能座舱域控制器芯片选择维度

内核角度

CPU 核心是指控制和信息处理功能的核心电路，把一个 CPU 核心和相关辅助电路封装在一个芯片中，即为传统的单核心 CPU 芯片，简称单核 CPU。

把多个 CPU 核心和相关辅助电路封装在一个芯片中，为多核心 CPU 芯片，简称多核 CPU。

下图即为 ARM 的单核心 CPU 和多核心 CPU。图中红色虚线框标出的部分为 CPU 核心，分别为基于 ARM v7 微架构的单核心 CPU 芯片以及 ARM Cortex-A9 MPCore 用 2 个和 4 个 Cortex-A9 构成的 2 核心和 4 核心 CPU 芯片。

目前我们能见到的 4 核心 CPU 大多都是属于 Cortex-A9 系列。ARM Cortex-A9 的应用案例有联发科 MT6577、三星 Exynos 4210、华为 K3V2 等，另外高通 APQ8064、MSM8960、苹果 A6、A6X 等都可以看作是在 A9 架构基础上的改良版本。

从 ARM 内核的发展架构来看，从单 SOC 多核变化到单 SOC 多核异构。

ARM-V7 单 SOC 多核：

ARM-V8 单 SOC 多核异构（大小核）：

一体化程度更高，单 SOC 多系统共存技术趋于成熟，智能驾驶舱的集成了DIC、HUD、IVI 和 RSE 等多屏融合为汽车带来更为智能化和安全性的交互体验，同时也是高级辅助驾驶 (ADAS)、自动驾驶和人工智能等新时代技术的关键接口，智能驾驶舱在新能源汽车中将成为标配。

市场成熟度角度

智能座舱域控制器的 CPU 芯片市场组成：「传统汽车芯片厂 + 消费级芯片巨头」。

智能座舱域控制器芯片市场主要玩家：

传统汽车芯片厂商，主打中低端市场：NXP、德州仪器、瑞萨电子等；
手机领域的厂商，主打高端市场：联发科、三星、高通等。

由于域控制器芯片市场仍处于行业萌芽期，目前国内搭载座舱域控制器芯片的车型绝大部分仍然采用的是德州仪器的 Jacinto6 和 NXP 的 i.mx6 等上一代产品。国内竞争者主要有杰发、芯驰等。

竞争格局：以 2015 年为时间节点，传统的汽车芯片厂家遇到消费领域巨头芯厂家的挑战。

2015 年前：以瑞萨、NXP、TI 等传统汽车芯片主导市场，这三家占据市场 60% 的份额。
2015 年开始：越来越多的消费级芯片巨头参与汽车片芯片生产商重组并购。

智能座舱域控制器的 CPU 芯片市场：车规级芯片 VS 消费级芯片。

验收条件更苛刻且周期长：车规级芯片在温度、湿度、碰撞等多个维度范围更宽，需要承受的极限条件更苛刻

更新换代速度更慢，升级动力不足：由于开发需求的复杂化，在芯片设计、测试等环节投入更高的成本和时间，车机芯片的更新换代速度相对较慢（有的车型一卖就是七八年），车机芯片升级的动力不足，态度更加谨慎。

趋势变化，这两年车机芯片的运行速度已经和消费级芯片的运行速度差距大幅度减小。

参照手机，汽车座舱领域迭代速度加快，车机芯片的运行速度已经和消费级芯片大幅缩小，产品的生命周期越来越短。

市场竞争越来越激烈，玩家格局也发生变化：原本手机领域的厂家如联发科、三星、高通都加入阵营，未来华为、紫光展锐也会加入。

手机领域的厂家主要着眼点在于研发成果的最大限度利用。而原本传统的汽车 SoC 芯片厂家 NXP、瑞萨和德州仪器压力大增。

智能座舱（中控屏）芯片发展情况：

智能座舱域控制器芯片未来 3-5 年的玩家：

智能座舱芯片：高端以高通、英特尔、瑞萨为主（还要看其第四代产品竞争力），高通领先。
CPU 性能对比：高通 820A CPU 性能与英特尔、瑞萨基本一致。但 8155 具备全方面的性能优势，8.5 万 DMIPS 同代产品领先。
GPU 性能：目前浮点性能上，高通相比于瑞萨、英特尔领先较多，比如 820A的GPU性能为588 GFLOPS，而英特尔为 216 GFLOPS，瑞萨为115.2 GFLOPS。
中低端玩家：恩智浦(i.MX6/i.MX8)、德州仪器(Jacinto 6/ Jacinto 8)
低端产品：意法半导体（A5/A6）
待进入玩家：华为、三星、联发科。

芯片算力角度

CPU 的通用计算性能是由 IPC、主频、指令数三者共同决定。IPC 的提升是 CPU 通用性能提升的必要条件。主频的提升通常由 CPU 制程的进步产生，越小 nm 的制程主频越高，一般 A53 可以跑 1.2G，A72 可以跑 1.6GHZ。

CPU 性能评估采用综合测试程序，较流行的有 Whetstone 和 Dhrystone 两种。Dhrystone 主要用于测整数计算能力，计算单位就是 DMIPS。Whetstone 主要用于测浮点计算能力，计算单位就是 MFLOPS。一个表示整数运算能力，一个表示浮点数运算能力，二者不能完全等同。

DMIPS：主要用于测整数计算能力；
MFLOPS：主要用于测浮点计算能力。

D 是 Dhrystone 的缩写，表示的是基于 Dhrystone 这样一种测试方法下的MIPS。Dhrystone 是于 1984 年由 Reinhold P. Weicker 设计的一套综合的基准程序，该程序用来测试 CPU（整数）计算性能。Dhrystone 所代表的处理器分数比 MIPS 更有意义。

一般芯片都有 DMIPS/MHz 信息，参见下面的图片：

比如 ARM Cortex-A53 架构为 2.3DMIPS/MHz，那么可以计算出：

双核 A53 架构，主频为 1.6GHz 的 CPU，DMIPS 为：2 * 1600MHz * 2.3 DMIPS/MHz = 7360 DMIPS；

四核 A53 架构，主频为 1.6GHz 的 CPU，DMIPS为：4 * 1600MHz * 2.3 DMIPS/MHz = 14720 DMIPS；

我们来算下 NXP i.mx8 QuadMax ，ARM(2*A72+4*A53) ，4 核 A53 架构，主频为 1.2 GHz 的 CPU，DMIPS 为：4 * 1200 MHz * 2.3 DMIPS/MHz = 11040DMIPS；

2 核 A72 架构，主频为 1.6 GHz 的 CPU，DMIPS 为：2 * 1600MHz * 4.7 DMIPS/MHz = 15040 DMIPS；

最终 IMX8Q 的 CPU 计算性能 15040+11040=26080，所以是 26K DMIPS。

芯片 SOC 的 GPU 算力能力

人工智能的发展也带动了汽车智能化发展，过去的以 CPU 为核心的处理器越来越难以满足处理视频、图片等非结构化数据的需求，同时处理器也需要整合雷达、视频等多路数据，这些都对车载处理器的并行计算效率提出更高要求。

而 GPU 同时处理大量简单计算任务的特性在自动驾驶领域取代 CPU 成为了主流方案。

为什么 AI 算法大部分都使用 GPU，自动驾驶计算目前来看也是 GPU 是一个潮流？

我们这次就讲一个故事的形式来讲解会更清楚一些，当你驾驶一辆具有自动驾驶 L3 级别的车辆，你下高速后，在没有路标的地方发现 100 米前有一条河，此时由于车辆图像库里面没有河这个资源，需要快速的图像识别并决策。

AI 算法，在图像识别等领域，常用的是 CNN 卷积网络，语音识别、自然语言处理等领域，主要是 RNN，这是两类有区别的算法。但是，他们本质上，都是矩阵或 vector 的乘法、加法，然后配合一些除法、指数等算法。

假设此时你车上的 AI 图像算法是 YOLO-V3，它是一种使用深度卷积神经网络学得的特征来检测对象的目标检测器，直白点就是照片识别器，在机场地铁都有批量使用，就是大量的卷积、残差网络、全连接等类型的计算，本质是乘法和加法。

对于 YOLO-V3 来说，如果确定了具体的输入图形尺寸，那么总的乘法加法计算次数是确定的。比如一万亿次。（真实的情况比这个大得多的多），用算力表示就是 TOPS 为单位。

那么要快速执行一次 YOLO-V3，就必须执行完一万亿次的加法乘法次数。

这个时候就来看了，比如 IBM 的 POWER8，最先进的服务器用超标量 CPU 之一，4GHz，SIMD，128bit，假设是处理 16bit 的数据，那就是 8 个数，那么一个周期，最多执行 8 个乘加计算。一次最多执行 16 个操作。这还是理论上，其实是不大可能的。

那么 CPU 一秒钟的巅峰计算次数 = 16* 4Gops = 64Gops，当然，以上的数据都是完全最理想的理论值。因为芯片上的存储不够大，所以数据会存储在 DRAM 中，从 DRAM 取数据很慢的，所以乘法逻辑往往要等待。

另外，AI 算法有许多层网络组成，必须一层一层的算，所以，在切换层的时候，乘法逻辑又是休息的，所以诸多因素造成了实际的芯片并不能达到利润的计算峰值，而且差距还极大，实际情况，能够达到 5% 吧，也就 3.2 Gops，按照这个图像算法，如果需要执行 YOLO-V3 的计算，1W 除以 3.2 = 3125秒，也就是那么需要等待 52 分钟才能计算出来。

如果是当前的 CPU 去运算，那么估计车翻到河里了还没发现前方是河，这就是速度慢，对于 ADAS 产品而言，时间就是生命。

此时我们在回过头来看看高通 820A 芯片的算力，CPU 的算力才 42K，刚刚那个是基于最先进的服务器 IBM的 POWER8 CPU 计算力是 3.2GPOS，车载算的上最先进的域控制器才 42K 的 CPU 计算力，所以不能用于 AI 的计算。

此时需要使用 GPU 来计算，看看 GPU 的算力是 320 Gops，此时算这个 YOLO-V3 图像识别的算法需要 32 秒，这个成绩还是非常不错的。

此时可以看到高通 820A 芯片的 CPU 算力是不能够用于 AI 的计算，GPU 的算力是可以满足一些不需要那么实时性比较高的一些 AI 处理。

如果是一些简单的 ADAS 功能是没有问题，比如车内的人脸识别，这部分的算法就不要那么多资源，该产品运行了 820A 神经网络处理引擎（SNPE），这里的引擎也就是AI加速的一些算法。

这里高通 820A 能实现对车辆、行人、自行车等多类物体识别，以及对像素级别可行驶区域的实时语义分割，当然离商用应该还有一定距离。

总的来说，高通骁龙产品策略应该还是以车载娱乐信息系统为主，逐步向更专业的 ADAS 拓展。

你可能会问 GPU 这么厉害，AI 识别为什么不全部使用 GPU，那就需要继续看 CPU 和 GPU 的区别了。

从芯片设计思路看，CPU 是以低延迟为导向的计算单元，通常由专为串行处理而优化的几个核心组成，而 GPU 是以吞吐量为导向的计算单元，由数以千计的更小、更高效的核心组成，专为并行多任务设计。

CPU 的核心运算 ALU 数量只有几个（不超过两位数），每个核都有足够大的缓存和足够多的数字和逻辑运算单元，并辅助很多复杂的计算分支。而 GPU 的运算核心数量则可以多达上百个（流处理器），每个核拥有的缓存大小相对小，数字逻辑运算单元也少而简单。

CPU 和 GPU 最大的区别是：「设计结构及不同结构形成的不同功能」。

CPU 的逻辑控制功能强，可以进行复杂的逻辑运算，并且延时低，可以高效处理复杂的运算任务。

GPU 逻辑控制和缓存较少，使得每单个运算单元执行的逻辑运算复杂程度有限，但并列大量的计算单元，可以同时进行大量较简单的运算任务。

CPU 是根据冯诺依曼的架构进行设计，所以存储、计算、交互都有，GPU 本来是从 CPU 中分离出来专门处理图像计算的。

也就是说，GPU 是专门处理图像计算的，包括各种特效的显示。

这也是 GPU 的天生的缺陷，GPU 更加针对图像的渲染等计算算法，所以这里的天生两个缺陷是不能进行复杂的逻辑控制，而且 GPU 没有 cache 单元，也没有复杂的逻辑控制电路和优化电路，所以不能单独像 CPU 那样进行单独的控制，你看机顶盒芯片都是 CPU 里面内含 GPU 的架构，GPU 主要用来做图像的渲染方面，工具就是 Open CL 图像编辑器来编译。

CPU 和 GPU 设计思路的不同导致微架构的不同。CPU 的缓存大于 GPU，但在线程数，寄存器数和 SIMD（单指令多数据流）方面 GPU 远强于 CPU。

微架构的不同最终导致 CPU 中大部分的晶体管用于构建控制电路和缓存，只有少部分的晶体管完成实际的运算工作，功能模块很多，擅长分支预测等复杂操作。GPU 的流处理器和显存控制器占据了绝大部分晶体管，而控制器相对简单，擅长对大量数据进行简单操作，拥有远胜于 CPU 的强大浮点计算能力。

总而言之，CPU 和 GPU 因为最初用来处理的任务就不同，所以设计上有不小的区别。

而某些任务和 GPU 最初用来解决的问题比较相似，所以用 GPU 来算了。GPU 的运算速度取决于雇了多少小学生，CPU 的运算速度取决于请了多么厉害的教授。教授处理复杂任务的能力是碾压小学生的，但是对于没那么复杂的任务，还是顶不住人多。当然现在的 GPU 也能做一些稍微复杂的工作了，相当于升级成初中生高中生的水平。但还需要 CPU 来把数据喂到嘴边才能开始干活，究竟还是靠 CPU 来管的。

后摩尔时代，随着 GPU 的可编程性不断增强，GPU 的应用能力已经远远超出了图形渲染，部份 GPU 被用于图形渲染以外领域的计算成为 GPGPU。与此同时，CPU 为了追求通用性，只有少部分晶体管被用于完成运算，而大部分晶体管被用于构建控制电路和高速缓存。

但是由于 GPU 对 CPU 的依附性以及 GPU 相较 CPU 更高的开发难度，所以 GPU 不可能完全取代 CPU。我们认为未来计算架构将是 GPU+CPU 的异构运算体系。

在 GPU + CPU 的异构运算中，GPU 和 CPU 之间可以无缝地共享数据，而无需内存拷贝和缓存刷新，因为任务以极低的开销被调度到合适的处理器上。CPU 凭借多个专为串行处理而优化的核心运行程序的串行部份，而 GPU 使用数以千计的小核心运行程序的并行部分，充分发挥协同效应和比较优势。

异构运算除了需要相关的 CPU 和 GPU 等硬件支持，还需要能将它们有效组织的软件编程。OpenCL 是第一个为异构系统的通用并行编程而产生的统一的、免费的标准。OpenCL 支持由多核的 CPU、GPU、Cell 架构以及信号处理器(DSP)等其他并行设备组成的异构系统。

什么类型的程序适合在 GPU 上运行？

一，计算密集型的程序。

所谓计算密集型的程序，就是其大部分运行时间花在了寄存器运算上，寄存器的速度和处理器的速度相当，从寄存器读写数据几乎没有延时。

可以做一下对比，读内存的延迟大概是几百个时钟周期；读硬盘的速度就不说了，即便是 SSD, 也实在是太慢了。

二，易于并行的程序。

GPU 其实是一种 SIMD 架构，他有成百上千个核，每一个核在同一时间最好能做同样的事情。

满足以上两点，就可以用 GPU 做运算了。不过你还得先用 CUDA 或者 Open CL 把能在 GPU 上运行的程序写出来，这也是很麻烦的。而且 GPU 的架构比较特殊，要想写出高效率的程序，要花很多很多时间。

座舱的域控制器 GPU 算力的需求：

前面聊了 GPU 对于 3D 图像处理。一些简单的图像算法都需要涉及 GPU，而智能座舱域控制器主要是输出给液晶仪表和中控导航，所以首先图像处理部分肯定是必不可少的，这个就跟图像显示需要做到的效果有关了，如果仅仅是普通的 2.5D 的效果，这个时候对于 GPU 的算力就不高，如果是 3D 的高级的图像效果，这个时候就需要 GPU 的算力比较大，基本上 200 GFLOPS 以上就能满足 3 个屏以上的图像效果了。

如果还需要 GPU 进行相关的图像算法处理，这个时候 GPU 的能力至少需要 500G GFLOPS以上。

智能座舱的域控制综合考虑因素

这个是目前主流的 NXP、R-Car、高通、Intel 等几个厂家的主流芯片方案，可以看到 NXP 支持最大的 4 个显示屏显示，其他的芯片方案都只支持 3 个显示屏，还有一个就是 GPU 硬件虚拟化，这部分就是硬件上的隔离，基本上很少有芯片厂家能做到硬件隔离，这个隔离后非常有好处，防止某个部分死机后导致整体的 GPU 会挂掉，而且 GPU 需要单独的存储去分配，这样也会导致外挂的存储芯片会多一些，毕竟涉及功能安全，这样也是一个冗余措施保护。

如果处理不压缩的图像数据，我们来看看 4K 的图像数据有多少，3840*2160*24bit*60fps = 11943936000bits = 1.39GB/s ，处理一个 4K 的图像数据就需要这多大的数据量，而且允许占的内存带宽还会更大。

可以看到 CPU 的算力至少都是 26K DMIPS，最大的算力芯片就是高通芯片，DDR 的带宽这部分要求也不是那么高，25.6G 的带宽完全能够满足座舱的需求。

在选择芯片平台的时候，还需要考虑以下因素：

车载市场占有率这个占有率越高，整体后面的成本才具有优势，同时采购周期或者调货的时候也比较方便，当然大家都用，就需要考虑到后面的技术支持的力度，从目前来看高通芯片的占有率非常高，其次是 NXP 和瑞萨。

还需要考虑芯片架构的合理性，特别是很多芯片公司都是手机处理器的架构，手机处理器架构、很多硬件接口资源需要使用 Bridge IC 转换、推高了整体成本，有的只有 RGB 接口，而一般车载显示屏都是 LVDS 接口，需要增加视频转换芯片，高通芯片比较好的地方是融合了基带信号，这个可以节省很大比射频芯片的成本，只需要外围增加射频天线即可。

产品路标和技术支持也是需要考虑的一个维度，比如瑞萨在国内的技术支持力度就不大，中国区没有足够的技术支持能力、需要通过联络日本本社提供技术支持面对国内车厂和 T1、在项目中的问题反馈和对应速度偏慢。而且需要看该产品路线后续的芯片规划，有的可能规划了这两代后，后面基本上就放弃了智能座舱的芯片了，比如 TI 芯片。

主流座舱芯片的高通的发展路线

高通芯片的市占率

根据 Strategy Analytics 数据，2015 年瑞萨、恩智浦合计占据整个车机芯片市场份额的六成以上，其中瑞萨在驾驶舱、仪表份额达到4 7%、44%。

车用 MCU/SOC 市场规模约为 60 - 70 亿美元，2016 年之前高通市占率为 1%以下；2019、2020 财年高通来自汽车业务收入（包含通信、座舱芯片）收入分别为 6.4、6.44 亿美金。

公司预期汽车芯片在 2022 年的 TAM 为 180 亿美元，对应三年 CAGR 为 12%。推算 2020 年 TAM 约为 140 亿美元，公司收入 6.44 亿美元，市占率约 4.6%。

高通座舱芯片渗透率不断走高。其中 2020 年是高通座舱出货大年，核心出货量比较大的车型包括奥迪改款 A4L、本田雅阁十代等，并且大部分新能源车型都选择高通 820A 作为座舱芯片。

高通芯片 Roadmap

从性能参数可以看到最强的 8195P，现在已经量产的是 8155，吉利的极氪 001 就是这个芯片，当然小鹏的 P5 也是这个芯片，比 8155 低一个档位的是 820A 芯片，前面有可以看到有接近 20 款车型使用这个座舱芯片，当然也有低端的座舱芯片，比如带动一个中控导航和副驾驶娱乐屏的需求，这个时候就可以使用 6155P 的芯片。

自主平台的芯片发展

自主平台在座舱里面发力比较多的是芯驰，地平线和黑芝麻主要是做自动驾驶的芯片，比如地平线的征程 5 已经在很多车上做自动驾驶平台方案了。

全志的 T7 也有在东南汽车、北京现代、长安汽车上使用，但是做座舱芯片还是很吃力，基本上只能做中控导航的驱动。目前看到的自主座舱芯片平台比较有潜力的是芯驰。

可以看到越来越多的芯片公司选择来做智能座舱的芯片，NXP、TI、瑞萨传统三杰；高通、intel、芯驰、全志等厂家也进入来做座舱芯片，单芯片多系统为代表的「域控制器」已经成为智能汽车的必选项目之一。

传统多芯片架构

原来的座舱里面的控制器基本上是分开的，导航主机是一家，液晶仪表是一家，同时还有一个AVM全景一家，还有 TBOX 等，这里线束连接就非常复杂，而且不同供应商直接的协调调试也非常复杂。

上图是 IMX6 的多芯片方案，液晶仪表、中控导航、后排娱乐都使用了 IMX6 最小系统，这样上图黄色框里面的内容就资源重复了，但是如果只用一颗 IMX6 又不能带动三个显示屏，所以利用率不高。

单 SOC 智能座舱系统框架：

上图是 RCAR-H3 的单 SOC 智能座舱的方案，可以看到这部分最小核心系统的器件只需要一份，就可以驱动中控导航、液晶仪表、后排娱乐显示屏、还有副驾驶娱乐屏，多个显示屏的不同内容。

单 SOC 的方案的优点非常多：

车身：设备单一，布线方便，成本低，可靠性好。

系统硬件资源：Hypervisor 技术系统硬件资源最大化利用， DDR/EMMC/PMIC/MCU/CAN 单套系统配置即可满足产品需求。

产品开发：独家设备供应商，独立设备开发，独立样件制作，无须定制复杂协议，多个设备无须联调，开发进度容易把控，开发成本可控。

信息安全：独家供应商，设备间通讯在芯片内部完成，信息安全得到有效保护。

整套成本：硬件资源利用率高，独家供应商，生产，包装，运输可控整套成本可控。

体验：设备单一，整套设备方案受限因素小，多屏娱乐互动性好，体验佳。

域控制器设计方案：RCAR-H3

方案概述

新推出的 R-Car H3 具备比前一代 R-Car H2 更强大的汽车计算性能，可充分满足系统制造商对汽车处理平台的要求。为了提供准确、实时的信息处理能力，R-Car H3 基于 ARM® Cortex®-A57/A53 核构建，采用 ARM 的最新 64 位 CPU 核架构，实现了 40000 DMIPS 的处理性能。

此外，R-Car H3 采用 PowerVR™ GX6650 作为 3D 图形引擎，可为驾驶员提供及时可靠的信息显示。基于 ImaginaTIon Technologies 提供的最新架构，R-Car H3 的着色计算性能约是 R-Car H2 的三倍。

除了 CPU 和 GPU 以外，片上并行可编程引擎 IMP-X5 也提供了先进的图像识别技术。IMP-X5 是瑞萨电子独有的识别引擎，专门为与 CPU 配合处理而进行了优化。它的识别性能是第二代 R-Car 系列内置的IMP-X4的四倍。

R-Car H3 是业界首款采用 16 纳米工艺的汽车 SoC，具有卓越的处理能力，符合 ISO26262 （ASIL-B）汽车功能安全标准，是先进安全驾驶辅助系统和车载信息娱乐系统等应用的优秀汽车计算平台。

R-CAR H3 系统框图：

基于 1 颗 SOC，搭载 QNX Hypervisor 2.0 运行 QNX SDP 7.0 + RTOS + Android P Automotive CPU及外部硬件资源通过 QNX Hypervisor虚拟化共享。

Android P 实现 IVI + HMI + RSE 三屏，QNX SDP 7.0 + Kanzi 实现仪表。

RCAR-H3 QNX 共享 CPU

半虚拟化是通过事先经过修改的用户操作系统内核共享底层物理硬件来实现的。

优点：是半虚拟化的虚拟机操作系统内核能够直接管理底层物理硬件，实时性好，性能比全虚拟化技术更强。

缺点：是用户操作系统内核需要事先进行修改，部署的便利性和灵活性不够好。

全虚拟化是通过用户操作系统和物理层的虚拟化逻辑层 hypervisor 来完全模拟底层物理硬件细节。

优点：是用户的操作系统内核不需要做特殊配置，部署便利，灵活，兼容性好。

缺点：是用户操作系统的内核不能够直接管理底层物理硬件，内核通过 hypervisor 系统管理模块管理底层物理硬件需要有转换，性能比半虚拟化弱。实时性不好。

RCAR-H3 是使用全虚拟化的设计，共享内存，零拷贝，速度非常快。

域控制器设计方案-高通 SA8155P

方案概述

系统框图概要：

系统主要器件 List：

系统主 SOC 选型说明：

系统软件架构：

座舱系统包含三部分，具体如下：

MCU 运行 AUTOSAR 系统，用于 CAN/LIN 唤醒/通讯/电源管理等。
SoC 运行 QNX Hypervisor，包含两个操作系统，其中 QNX 运行对实时性和安全性要求高的功能，比如仪表/HUD。
Android 系统运行娱乐域相关的功能，比如导航/音乐等应用。

QNX 虚拟化方案支持：

运行 Guest OS 系统，可以在虚拟机上运行 Android 系统。
QNX 系统达到 ASIL-D 等级，同时具备高实时性，可以运行仪表/HUD 等功能。
GPU 以及 CPU 的资源可以共享，可以通过配置优先级确保 QNX 系统的资源。
支持 Qualcomm 平台/Renesas 平台/Intel 以及其他座舱域控硬件平台。

QNX 和 Android 之间的进程间通讯包含两部分：

系统间的控制命令/数据通讯（不包含音频视频）可以通过 SomeIP 协议来实现。
系统间的大数据量数据通讯（比如图像/音频）可以通过共享内存的方式实现数据通讯。

安卓端框架介绍

应用层：运行自研应用及第三方应用；
Framework层：支持上层android应用运行的框架，比如音频/媒体类/连接类等框架；
安卓服务层：支持应用运行的功能，以android服务的形式运行；
硬件抽象层：对上提供统一的接口，屏蔽底层驱动的不同，对下适配底层驱动。

QNX 软件主要分为如下几层：

应用层：主要运行仪表速度/转速/报警灯/快速 RVC/动画等上层应用；
架构层：主要运行图形处理/音频处理/网络管理/进程间通讯框架；
服务层：主要运行进程间通讯，虚拟 IO 口的访问/音频服务/屏幕管理的逻辑；
驱动层：负责屏幕串行解串/USB/摄像头等驱动调试。

软件升级相关：

支持 A/B 分区升级，在升级主机过程中不影响用户使用。

支持集成车厂的 FOTA 方案，目前 FOTA 方案的集成一般包含两部分。

升级客户端：与升级服务器交互，下载升级包，与后台的升级服务器同步主机版本信息。

升级代理：负责升级主机和MCU软件；可以通过DOIP协议发起刷新其他模块

支持对屏幕的升级。

升级模块支持车厂的PKI策略集成，可以支持证书的生成和校验。

视频输入相关

Camera 框架使用AIS框架，图像数据的采集在QNX端完成；
Android端可以通过AIS框架获取到Camera图像数据，界面的处理需要靠图层叠加来完成；
Camera的接口是CSI接口，每个CSI接口可以支持4个摄像头接入。不同高通平台的CSI接口数目不同。

视频输出相关：

屏幕的输出使用 WFD 框架。
屏幕的输出接口控制在 QNX 端。Android 端使用代理与 QNX 端通讯。
屏幕的输出接口有 DP 和 DSI 两种，具体的接口数目不同的项目不一样。

域控制器设计方案-NXP iMX8QM

NXP 座舱芯片的 Roadmap

在新一代的 iMX8QM 和 iMX8QXPBSP 中，它实现了硬件分区以划分资源和内存区域。默认的 Android Auto BSP 给出了 M4 和 A 内核之间共享内存的示例，这被用于 RPMSG。

在 L4.14.78 GA1.0.0 BSP 中，MU_5 用于 M4 的 FreeRTOS 和 A35 Linux 之间的RPMSG，SC_R_MU_5B 是M4端，而 SC_R_MU_5A 是 A35 端。用于 A35 与 M4 之间的相互唤醒。

QNX 基于 A35 运行：

QNX 本身自有的图形监视子系统用于保证正常图形绘制的安全性以及可靠性；

借助 QNX 的微内核系统和分布式系统，可以动态加载和升级指定的驱动、应用、协议栈等，当有一个 CPU 失效时，剩余的 CPU 可以同时承担冗余工作和平衡负载的能力。

同时界面工具 QT（或者KANZI）有完整的安全渲染机制（Qt Safe Renderer version 1.1.），通过工具所提供的安全渲染引擎（Safe Renderer Engin），能够对安全要求最高图层进行渲染（警告图标等等）。

上述 A35 核本身借助符合 ISO26262-ASIL-B 的 QNX+QT 的工具集来保证系统和功能的安全性和稳定性。

借助 QNX 的 POSIX –API 接口，与 M4 核进行通讯（SCU+PRC）

M 核基于 RTOS，M 核端运行 Watch dog。

实现由 M 核对 A 核的服务与消息机制的监管，当 A 核出现彻底的失效或者需要软件重启的时候，提示相关的 Warning 等相关信息。

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