1.1 各型FPGA器件推荐的PCB去耦电容
80% of LUTs and registers at 245 MHz 80% block RAM and DSP at 491 MHz 50% MMCM and 25% PLL at 500 MHz 100% I/O at SSTL 1.2/1.35 at 1,200/800 MHz
VCCINT电压允许范围：3%；
假设DC误差：1%；
因此，允许的AC纹波：3% - 1% = 2%
注意：表1-1~1-4没有提供GTP、GTX和GTH收发器电源去耦要求，对于收发器去偶设计要求需要参考各收发器对应的用户指导手册。对于补充本用户指南的综合原理图检查清单，请参考文档XMP277，该文档给出了详细的原理图设计要求。
表1-1：每个器件所需的PCB电容器数量：Spartan-7器件
表1-2：每个器件所需的PCB电容器数量：Artix-7器件
说明：
PCB电容器规格见表1-5。 总计包括所有电源所需电容器，但MGT电源MGTAVCC、MGTVCAUX和MGTAVTT除外，这些在7系列FPGA收发器用户指南中。 请参阅UG471，7系列FPGA SelectIO资源用户指南，了解VCCAUX_IO 电源轨规范的说明，以了解在每个VCCAUX_IO组中哪些I/O组被分组在一起。请参阅UG475，7系列FPGA封装和引脚产品规范，以了解在每个VCCAUX_IO组中哪些I/O组被分组在一起。 当由相同电压供电时，最多四个VCCO组需要一个47μF（或100μF）电容器。 如果为每组的VCCAUX_IO列出N/A，则这些组件没有HP I/O组或VCCAUX_IO引脚。 去耦电容器覆盖约100kHz。
1.2 电容要求
表1-5 PCB电容特性要求
说明：
容值可以大于指定值。 电容尺寸可以小于指定值。 ESR必须在指定范围内。 额定电压可以高于规定值。
1.3 Bulk电容考虑规则
选择表1-5中规定的氧化钽和氧化铌电容器作为其值和控制ESR值。它们也符合ROHS标准。如果使用其他制造商的钽、氧化铌或陶瓷电容器，用户必须确保其符合表2-5的规范，并通过模拟、S参数寄生提取或台架测试进行适当评估。
对于大多数VCCO、VCCINT、VCCAUX、VCCAUX_IO和VCCBRAM电容器的整合，具有足够低ESL和ESR的大型钽电容器是可用的。
1.4 PCB电容放置和贴装技术
本小节讨论了PDS的用途及其组成部分的性质，还描述了电容器放置、电容器安装、PCB几何结构和PCB堆叠方面的建议。
2.1 噪声限值
功耗的低频变化通常是器件或大部分设备启用或禁用的结果。这种差异发生在从毫秒到天的时间范围内。
功率消耗的高频变化是器件内部单个开关事件的结果。这发生在时钟频率和时钟频率的前几个谐波的尺度上，高达约5Ghz。
由于VCC的电压电平是固定的，所以不断变化的功率需求表现为不断变化的电流需求。PDS必须在电源电压变化尽可能小的情况下适应这些电流消耗的变化。
当器件中的电流消耗发生变化时，PDS无法立即响应该变化。因此，在PDS响应之前，设备上的电压会发生短暂的变化。导致这种PDS滞后的两个主要原因与PDS的两个主要部件相对应：电压稳压器和去耦电容器。
PDS的第一个主要部件是电压稳压器。电压稳压器观察其输出电压并调整其提供的电流大小，以保持输出电压恒定。大多数常见的电压稳压器在毫秒到微秒之间进行这种调整。电压稳压器有效地维持从直流到几百kHz的所有频率事件的输出电压，这取决于稳压器（有些在低MHz下有效调节）。对于频率高于此范围的瞬态事件，在稳压器响应新的电流需求水平之前存在一个时间滞后。
例如，如果器件的电流需求在几百皮秒内增加，器件上的电压会下降一定量，直到稳压器能够调整到新的、更高水平的所需电流。这种滞后可以持续几微秒到几毫秒。在这段时间内，需要另一个元件来代替稳压器，以防止电压下降。
第二个主要的PDS部件是去耦电容器（也称为旁路电容器）。去耦电容器作为器件的局部储能。电容器不能提供直流电，因为它只储存少量的能量（稳压器提供直流电）。当地的能源储存应该对当前不断变化的需求做出非常迅速的反应。电容器有效地保持电源电压在数百KHz至数百MHz的频率（毫秒至纳秒范围）。分立去耦电容器对于发生在该范围以上或以下的事件没有用处。
例如，如果器件中的电流需求在几皮秒内增加，那么器件上的电压会下降一定量，直到电容器能够向器件提供额外的电荷。如果器件中的电流需求在数毫秒内保持这一新水平，稳压器电路与去耦电容器并联工作，通过改变电容器的输出来替代电容器，以提供新的电流水平。
图1-2显示了PDS的主要组件：稳压器、去耦电容器和有源器件（FPGA）。
图1-3显示了一个简化的PDS电路，其所有负载功耗由一个频率相关电阻器表示。
2.2 电感特性
PDS由一个稳压器和多级去耦电容器组成，可满足设备电流需求，并在必要时快速响应电流瞬变，以将电压维持在规定范围内。当这些电流需求得不到满足时，设备电源上的电压就会发生变化。这被视为噪声。电容器电流路径中的电感应最小化，因为它阻碍了去耦电容器快速响应不断变化的电流需求的能力。
电感发生在FPGA器件和电容器之间以及电容器和稳压器之间（见图2-2）。这些寄生电感存在于电容器和所有PCB电流路径中。重要的是要尽量减少这些寄生电感。
2.3 电容寄生电感
去耦电容器的选择要求：
对于特定的电容值，选择可用的最小封装。
对于特定的封装尺寸（基本上是固定的电感值），选择该封装中可用的最高电容值。
表面贴装芯片电容器是可用的最小电容器，是分散去耦电容器的良好选择：
对于从100μF到非常小的值（如0.01μF），通常使用X7R或X5R型陶瓷电容器。这些电容器具有低寄生电感和低ESR，具有可接受的温度特性。
对于较大的值，如47μF至1000μF，通常使用钽电容器。这些电容器具有较低的寄生电感和中等的ESR，使其具有较低的Q因数，因此有效频率范围非常广。
如果钽电容器不可用或无法使用，则可以使用低ESR、低电感电解电容器，前提是它们具有相当的ESR和ESL。其他具有类似特性的新技术也可用（Os-Con、POSCAP和聚合物电解SMT）。
通过增加电容器的值可以降低低频电容器的阻抗；通过减小电容器的电感可以降低高频电容器的阻抗。虽然可以在固定封装中指定更高的电容值，但如果不并联更多的电容器，则不可能降低电容器（在固定封装中）的电感。并联使用多个电容器将寄生电感相除，同时将电容值相乘。这同时降低了高频和低频阻抗。
2.4 PCB电流通路电感
PCB中电流路径的寄生电感有三个不同的来源：
电容器安装
PCB电源和接地层
FPGA安装
电容安装电感
一些电感与PCB电源和接地层有关。这些平面的几何形状决定了它们的电感。
表2-10:FR4电源接地平面不同厚度的电容和扩展电感值
对于核心VCC电源（VCCINT和VCCAUX），VCC和GND引脚之间存在反向电流。
对于I/O VCC电源（VCCO），反向电流位于任何I/O及其回流路径之间。
无论是由VCCO还是GND引脚承载。为了减少寄生电感：
核心VCC引脚（如VCCINT和VCCAUX）以棋盘形式放置在引脚中。
VCCO和GND引脚分布在I/O引脚之间。
7系列FPGA引脚中的每个I/O引脚都与一个返回电流引脚相邻。FPGA引脚排列决定PCB的通孔排列。PCB设计者不能控制反向的电流路径，但可以控制电容器的安装电感和FPGA的安装电感之间的权衡：
通过将电源面靠近PCB叠层的上半部分并将电容器放置在上表面（减少电容器的通孔长度），两种安装电感都减小。
如果电源板放置在PCB堆叠的下半部分，电容器必须安装在PCB背面。在这种情况下，FPGA安装过孔已经很长了，而使电容器过孔变长（从上表面下来）是一种不好的做法。更好的做法是利用PCB外侧和感兴趣的电源平面之间的短距离，在外侧安装电容器。
PCB层叠和顺序
高优先级电源应靠近FPGA（在PCB堆叠的上半部分）
低优先级电源应放置在离FPGA较远的位置（PCB堆叠的下半部分）
并非所有VCC和GND平面对都位于PCB堆叠的上半部分，因为制造限制通常要求围绕中心对称的PCB堆叠（相对于介质厚度和蚀刻铜区域）。PCB设计人员选择VCC和GND平面对的优先级：高优先级对携带高瞬态电流并放置在堆栈的高位置，而低优先级对携带较低瞬态电流（或可以容忍更多噪声）并放置在堆栈的低位置。
2.5 电容有效频率
每个电容器都有一个很窄的频带，作为去耦电容器最有效。该频带以电容器的自谐振频率FRSELF为中心。一些电容器的有效频带比其他电容器宽。电容器的ESR决定电容器的品质（Q）因数，Q因数可以决定有效频带的宽度：
钽电容器通常具有非常宽的有效频带。
ESR较低的陶瓷片式电容器，通常有效频带非常窄。
要确定RLC电路的谐振频率，请使用公式2-1：
（式2-1）
确定自谐振频率的另一种方法是在等效RLC电路的阻抗曲线上寻找最小点。阻抗曲线可以通过频率扫描在SPICE中计算或生成。有关计算阻抗曲线的其他方法，请参见“模拟方法”部分。
例如，在0402封装尺寸中使用X7R陶瓷片式电容器：
C=0.01uF；
=0.9nH，
=53Mhz（电容数据手册）；
=0.8nH
），通过以上公式可得：
将该值带入式2-1，得到：
是53Mhz，但FRIS在38Mhz时更低。安装电感的增加使有效频带下移。去耦电容器在其谐振频率附近的窄带最有效，因此，在选择电容器集合来建立去耦网络时，必须检查谐振频率。也就是说，电容器可以在比其谐振频率高得多和低得多的频率下有效。回想一下，相同封装中不同值的电容器具有相同的电感曲线。如图2-6所示，对于沿曲线感应部分的任何给定频率，电容器都是等效的。
2.6 电容反谐振
与FPGA的PDS中的电容器组合相关的一个问题是PDS组合阻抗中的反共振尖峰。产生这些尖峰的原因是PDS中的储能元件（固有电容、离散电容、寄生电感以及电源和接地层）的不良组合。
为了纠正这类问题，必须改变高频离散电容器的特性或VCC和接地层的特性，或者将FPGA活动转移到远离谐振的不同频率。
2.7 电容器放置背景
为了实现去偶功能，电容器应靠近被去偶的器件。FPGA和去耦电容器之间的间距增加了电源和接地层中的电流流动距离，并且常常增加了器件和电容器之间的电流路径电感。
FPGA的噪声源和安装电容之间的相位关系决定了电容器的有效性。为了使电容器能够有效地以特定频率（例如，电容器的谐振频率）提供瞬态电流，基于电流从FPGA到电容器的距离的相位关系必须在相应周期的一小部分之内。
（式2-6）
可忽略的能量传输到FPGA，放置距离大于需求频率波长的四分之一。
传输到FPGA的能量从四分之一波长的0%增加到零距离的100%。
当电容器放置在FPGA电源引脚四分之一波长的一小部分时，能量从电容器有效地传输到FPGA。这个分数应该很小，因为电容器在高于其谐振频率的某些频率（较短波长）下也有效。
2.8 VREF滤波电容器
在VREF电源稳压中，每个引脚一个电容器放置在尽可能靠近VREF引脚的位置。使用的电容器在0.022μF–0.47μF范围内。VREF电容器的主要功能是降低VREF节点阻抗，从而减少串扰耦合。自身不需要低频能量，不需要更大的电容器。
这仅适用于不使用内部VREF的情况。内部VREF是7系列FPGA中的一个特性，其中参考电压轨在内部生成，这反过来又允许VREF引脚用作常规I/O引脚。有关内部VREF的更多详细信息，请参阅UG471，7系列FPGA选择用户指南。
2.9 电源供电考虑
2.10 未连接的VCCO引脚
在某些情况下，不使用FPGA中的一个或多个I/O组（例如，当FPGA的I/O管脚远远超过设计要求时）。在这些情况下，可能需要保持Bank的相关VCCO引脚未连接，因为这样可以释放一些PCB布局限制。将未使用的I/O组的VCCO引脚保持在浮动状态会降低这些引脚和Bank中I/O引脚的ESD保护级别。为了在未使用的组中实现最大的ESD保护，该组中的所有VCCO和I/O引脚应连接到同一电位，无论是接地电位、有效VCCO电压还是浮动平面。
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表1-6：用于PDS设计和仿真的EDA工具
测量可用于确定PDS是否满足设计要求。PDS噪声测量是一项独特的任务，许多专门的技术已经被开发出来开发了。本节小节介绍噪声幅度和噪声频谱测量。
4.1 噪声幅度测量
将示波器置于无限持续模式，以获取长时间（数秒或数分钟）内的所有噪声。如果设计工作在许多不同的模式下，使用不同数量的不同资源，这些不同的条件和模式应该在示波器获取噪声测量时工作。
将示波器置于平均模式并触发已知的攻击者事件。这个可以显示与攻击者事件相关的噪声量（与攻击者异步的任何事件都将通过平均值消除）。
电源系统噪声测量应在几个不同的FPGA位置进行，以确保捕捉到任何局部噪声现象。
图1-9：同一位置的无限持久性电源噪声测量
4.2 噪声频谱测量
一个好的方法是通过同轴连接器将测量电缆连接到靠近设备的电源和接地层中。这在大多数情况下不可用。
另一种方法是将测量电缆连接在已拆除设备附近的去耦电容器的焊盘上。电缆的中心导体和屏蔽层直接焊接到电容器接地上。或者，可以使用带有50Ω RF探头的探头站来接触去耦电容器焊盘。
为了保护频谱分析仪敏感的前端电路，在线路上增加一个直流隔离电容器或衰减器。这将频谱分析仪与器件电源电压隔离。
4.3 优化去偶网络
（式2-7）可能性1：噪声来自PCB上其他器件
RAM接口具有固有的高瞬态电流需求，这是由临时周期争用或高电流驱动器引起的
大型ASIC
可能性2：平面、过孔或走线的寄生电感
有时去耦网络的电容是足够的，但是从电容到FPGA的路径中有太多的电容。
可能的原因有：
错误的去耦电容器连接走线几何或焊盘几何
从电容器到FPGA的路径太长
-和/或-
电源过孔中的电流路径穿过非常厚的PCB堆叠
对于连接走线几何和电容器接地几何的不足，请检查电流路径的回路电感。如果去耦电容器的过孔与电路板上的电容焊点相隔几毫米，则电流回路面积大于所需面积。
特别厚的电路板（>3.2毫米或127mil）具有具有更高寄生电感的通孔。
为了减小寄生电感，将关键的VCC/GND平面”三明治"移动到靠近FPGA所在的顶面，并将电容器放置在FPGA所在的顶面上。
可能性3: PCB中的I/O信号比需要的强
如果VCCO上存在大量噪声，则应降低这些接口的驱动强度，或使用不同的终端（在输入或输出路径上）。
可能性4：I/O信号返回电流以次优路径传输
通过验证的连续返回电流路径，将信号限制在较少的路由层。
为交流电流在基准面之间传输提供低阻抗路径（发生层转换的PCB位置处的高频去耦电容器）。
