AMD、Graphcore和英特尔3D芯片技术颠覆计算的方式

本文由半导体产业纵横编译自IEEE

近期，一批高性能处理器的出现表明，摩尔定律延续的新方向即将到来。每一代处理器都需要比上一代性能更好，这意味着更多的电路将被集成到硅片上。但是有两个问题：一个是我们缩小晶体管及其构成的电路和内存块的性能增长正在逐渐放缓。另一个是芯片已经达到了它们的尺寸极限。光刻工具的极限是850平方毫米，这大约是Nvidia顶级GPU的大小。

几年来，片上系统的开发人员已经开始将他们越来越大的设计分解成更小的小芯片，并将它们在同一个封装内链接在一起。在CPU中，这些连接大多采用2.5D封装，小芯片彼此并排设置，并使用短而密集的互连连接。

但是，如果要在同一个芯片上将大量的数据传输出去，需要更短、更密集的连接，而这只能通过将一个芯片堆叠在另一个芯片上，即3D堆叠来实现。3D堆叠意味着每平方毫米有数千个连接。

3D堆叠需要大量的创新才能使其发挥作用。工程师必须弄清楚如何防止堆栈中一个芯片的热量损坏另一个芯片，决定功能区的划分与制造方式，防止偶尔出现一个坏掉的小芯片导致整个3D堆叠的芯片无法使用。

以下是三个示例，从相当简单到复杂的展示了3D堆叠现在的发展情况。

 AMD的Zen 3

AMD的3D V-Cache技术将一个64兆字节的SRAM缓存（红色部分）和两个空白结构小芯片连接到Zen 3计算小芯片。

长期以来，PC都提供了添加更多内存的选项，从而为超大型应用程序和数据繁重的工作提供更快的速度。由于3D芯片堆叠，AMD的下一代CPU小芯片也有该选项。

尽管Zen 2和新的Zen 3处理器内核都使用相同的台积电制造工艺制造，具有相同尺寸的晶体管和互连方式等。但是AMD还是对Zen 3进行了架构改动，即使没有额外的高速缓存，Zen3也能提供19%的性能提升。Zen 3包含了一组硅通孔(TSV)，可以垂直互连直接穿过大部分硅。

在用于数据繁重工作负载的处理器中，Zen 3的背面被减薄，TSV就能被看到，然后使用所谓的混合键合将一个64兆字节的SRAM小芯片键合到TSV上，这一过程类似于将铜冷焊在一起。最后，为了结构稳定性和热传导，Zen 3表面的其他部分还覆盖了没有功能的芯片。

使用台式机锐龙CPU和3D V-Cache可将1080p的游戏速度平均提高15%。

与缩小逻辑的能力相比，业界缩小SRAM的能力正在放缓。因此，未来的SRAM扩展包将继续使用更成熟的制造工艺制造，而计算芯片则被推向摩尔定律的前沿。

 Graphcore的Bow AI处理器

即使堆栈中的一个芯片上没有单个晶体管，3D集成也可以加快计算速度。总部位于英国的AI计算机公司Graphcore通过在其AI处理器上安装供电芯片，大幅提高了其系统性能。添加供电芯片让Bow AI处理器可以运行得更快（1.85GHz与1.35GHz相比），并且电压低于其前身。与上一代相比，这意味着计算机训练神经网络的速度提高了40%，能耗降低了16%。重要的是，用户无需更改其软件即可获得这种改进。

电源管理芯片由电容器和硅通孔组合而成。与DRAM中的位存储组件一样，这些电容器形成在硅中又深又窄的沟槽中。由于这些电荷储存器非常靠近处理器的晶体管，使处理器内核能够在较低电压下更快地运行。如果没有供电芯片，处理器必须将其工作电压提高到高于其标称水平才能在1.85GHz下工作，从而消耗更多的功率。使用电源芯片，它也可以达到该时钟频率并减少功率消耗。

大多数3D堆叠是通过将一个小芯片粘合到另一个小芯片上来完成的，而其中一个仍然在晶圆上，称为晶圆上的芯片，例如AMD的Zen3。相反，Bow使用的工艺是一种类型的整个晶圆与另一种类型的整个晶圆键合，然后切割成芯片。Graphcore首席技术官Simon Knowles表示，这是市场上第一款使用该技术的芯片，它使两个裸片之间的连接密度高于使用晶圆上芯片工艺所能达到的密度。

尽管供电小芯片没有晶体管，但它们可能会出现。Knowles说，仅将这项技术用于供电“对我们来说只是第一步，在不久的将来，它会走得更远。”

 英特尔的Ponte Vecchio超级计算机芯片

英特尔的Ponte Vecchio处理器将47个小芯片集成到一个处理器中。

Aurora超级计算机旨在成为美国首批突破exaflop障碍的高性能计算机(HPC)之一，每秒可进行10亿次高精度浮点计算。为了让Aurora实现这个性能，英特尔的Ponte Vecchio将47块硅片上的超过1000亿个晶体管封装到一个处理器中。英特尔同时使用2.5D和3D技术，将3100平方毫米的硅片压缩成2330平方毫米的占地面积。

英特尔研究员 Wilfred Gomes表示，该处理器将英特尔的2D和3D小芯片集成技术推向了极限。

每个Ponte Vecchio都是使用英特尔2.5D集成技术Co-EMIB捆绑在一起的两个镜像小芯片集。Co-EMIB在两个3D小芯片堆栈之间形成高密度互连的桥梁。桥本身是嵌入封装有机基板中的一小块硅。硅上的互连线的密度是有机衬底上的两倍。Co-EMIB管芯还将高带宽内存和I/O小芯片连接到“基础块”。

基础磁贴使用英特尔的3D堆叠技术，称为Foveros，在其上堆叠计算和缓存小芯片。该技术在两个芯片之间建立了密集的芯片到芯片垂直连接阵列。这些连接可以是36微米，除了短铜柱和焊料微凸块。信号和电源通过硅通孔进入这个堆栈 ，垂直互连直接穿过大部分硅。

八个计算磁贴、四个缓存磁贴和八个用于从处理器散热的空白“热”磁贴都连接到基础磁贴。

Gomes表示，所有的一切实现起来都不容易。在良率管理、时钟电路、热调节和功率传输方面都进行了创新。例如，英特尔工程师选择为处理器提供高于正常电压（1.8伏）的电压，以便电流足够低以简化封装。基础块中的电路将电压降低到接近0.7伏以用于计算块，并且每个计算块必须在基础块中有自己的电源域。这种能力的关键是新型高效电感器，称为同轴磁性集成电感器。因为这些都内置在封装基板中，所以在向计算块提供电压之前，电路实际上在基础块和封装之间来回蜿蜒。

Gomes表示，从2008年的第一台petaflop超级计算机到今年的exaflops用了14年。3D堆叠是可以帮助将下一个千倍计算改进缩短到仅六年的技术之一。