简介
出于鲁棒性、安全性、高共模电压考量，或为了消除可在测量中带来误差的接地环路，许多数据采集(DAQ)应用都需要隔离DAQ信号链路径。ADI的精密高速技术使系统设计人员能够在相同的设计中实现高交流和直流精度，无需牺牲直流精度来换取更高的采样速率。然而，为实现高交流性能，如信噪比(SNR)，系统设计人员必须考虑采样时钟信号或控制ADC中采样保持(S&H)开关的转换启动信号上的抖动所带来的误差。随着目标信号和采样速率的增加，控制采样保持开关的信号抖动会成为主要误差源。
当DAQ信号链被隔离之后，控制采样保持开关的信号一般来自进行多通道同步采样的背板。系统设计人员选择低抖动数字隔离器至关重要，以使进入ADC的采样保持开关的控制信号具有低抖动。精密高速ADC应首选使用LVDS接口格式，以满足高数据速率要求。它还会对DAQ电源层和接地层带来极小的干扰。本文将说明如何解读ADI公司的LVDS数字隔离器的抖动规格参数，以及与精密高速产品（例如ADAQ23875DAQ µModule®解决方案）接口时，哪些规格参数比较重要。本文的这些指导说明也适用于其他带有LVDS接口的精密高速ADC。在介绍与ADN4654千兆LVDS隔离器配合使用的ADAQ23875时，还将说明计算对SNR预期影响采用的方法。
图3.通道与通道之间的隔离DAQ架构
图6.ADN4651的眼图。
图7. ADN4651的眼图直方图。
相比之下，确定性抖动(DJ)的来源是有界限的，例如脉冲偏斜所导致的抖动、数据相关抖动(DDJ)和符码间干扰(ISI)。脉冲偏斜源于高至低与低至高传输延迟之间的差异。这可以通过偏移交越实现可视化，即在0 V时，两个边沿分开（很容易通过图7中直方图内的分隔看出来）。DDJ源于不同工作频率时的传输延迟差异，而ISI源于前一跃迁频率对当前跃迁的影响（例如，边沿时序在一连串的1s或0s与1010模式码之后通常会有所不同）。
图8.总抖动贡献来源。
图8显示如何充分估算特定误码率下的总抖动(TJ@BER)。可以根据模型与测量所得的TIE分配之间的拟合状态来计算随机抖动和确定性抖动。此类模型中的一种是双狄拉克模型，它假设高斯随机分布与双狄拉克δ函数卷积（两个狄拉克δ函数之间的分隔距离对应于确定性抖动）。对于具有明显确定性抖动的TIE分布而言，该分布在视觉上近似于此模型。有一个难点是某些确定性抖动会对高斯分量带来影响，亦即双狄拉克函数可能低估确定性抖动，高估随机抖动。然而，两者结合仍能精确估计特定误码率下的总抖动。
随机抖动规定为高斯分布模型中的1 σ rms值，若要推断更长的运行长度（低BER），只需选择适当的多σ，使其沿着分布的尾端移动足够长的距离（例如，1 × 10-12位错误需要14 σ）即可。接着加入DJ以提供TJ@BER的估计值。对于信号链中的多个元件，与其增加会导致高估抖动的多个TJ值，不如将RJ值进行几何加总，将DJ值进行代数加总，这样将能针对完整的信号链提供更为合理的完整TJ@BER估计。
ADN4654的RJ、DJ和TJ@BER全都是分别指定的，依据多个单元的统计分析提供各自的最大值，藉以确保这些抖动值在电源、温度和工艺变化范围内都能维持。
图9显示ADN4654 LVDS隔离器的抖动规格示例。对于隔离式DAQ信号链，附加相位抖动是最重要的抖动规格。附加相位抖动与其他抖动源一起使ADC孔径抖动增加，从而导致采样时间不准确。
图9.ADN4654抖动规格。
量化ADC的孔径抖动
孔径抖动是ADC的固有特性。这是由孔径延迟中的样本间变化引起的，与采样事件中的误差电压对应。在开关断开的时刻，这种样本间变化称为“孔径不确定性”或“孔径抖动”，通常用均方根皮秒(ps rms)来衡量。
在ADC中，如图10和图11所示，孔径延迟时间以转换器输入作为基准；应考虑通过输入缓冲器的模拟传输延迟ta的影响；以及通过开关驱动器的数字延迟tdd的影响。以ADC输入为基准，孔径时间ta’定义为前端缓冲器的模拟传播延迟tda与开关驱动器数字延迟tdd的时间差加上孔径时间的一半ta/2。
图10.ADC的采样保持输入级。
图11.采样保持波形和定义。
以ADAQ23875为例，孔径抖动仅约0.25 psRMS，如图12所示。此规格通过设计保证，但未经测试。
图12.ADAQ23875孔径抖动。
整体采样时钟抖动
量化图3所示的四大模块各自的抖动贡献之后，可以取四个抖动源的和方根(RSS)来计算控制采样保持开关的信号（或时钟）的整体抖动性能。
另一方面，如果使用了STA，则简化的时钟抖动计算公式为：
采样时钟抖动对SNR的影响
对控制采样保持开关的信号的整体抖动进行量化之后，现在可以量化抖动对DAQ信号链的SNR性能的影响程度。
图13显示采样时钟上的抖动所造成的误差。
图13.采样时钟抖动造成的影响。
通过下面的简单分析，可以预测采样时钟抖动对理想ADC的SNR的影响。
假设输入信号由下式给出：
该信号的变化速率由下式给出：
将幅度2πfVO除以√2可以获得dv/dt的rms。现在令ΔVrms = rms电压误差，Δt = rms孔径抖动tj，并代入这些
值：
求解ΔVrms：
满量程输入正弦波的rms值为VO/√2。因此，rms信号与rms噪声的比值（用dB表示）由频率给出：
该公式假设ADC具有无限的分辨率，孔径抖动是决定SNR的唯一因素。图14给出了该公式的图形，它说明孔径和采样时钟抖动对SNR和ENOB有严重影响，特别是当输入/输出较高时。
图14.抖动引起的数据转换器理论SNR和ENOB与满量程正弦波输入频率的关系。
ADAQ23875和ADN4654采样时钟抖动理想SNR计算
ADAQ23875的孔径抖动（典型值）为250 fs rms，ADN4654的附加相位抖动为387 fs rms (fOUT = 1 MHz)。在这种情况下，我们暂且不考虑参考时钟和FPGA的抖动贡献。
现在，根据ADC和隔离器的抖动规格，我们可以使用以下公式计算总rms抖动：
图14和图15显示了计算得出的隔离式精密高速DAQ系统的最大SNR和ENOB性能。SNR和ENOB随输入频率降低，与图13中所示的SNR理论图一致。
图15.针对ADAQ23875和ADN4654计算得出的SNR的最大值。
图16.针对ADAQ23875和ADN4654计算得出的ENOB的最大值。
结论
控制ADC中采样保持开关的信号（或时钟）中的抖动会影响精密高速DAQ信号链的SNR性能。在选择组成时钟信号链的各个部件时，了解会使总抖动增加的各种误差源非常重要。
当应用需要将DAQ信号链与背板隔离时，选择低附加抖动数字隔离器是保持出色的SNR性能的关键。ADI提供低抖动LVDS隔离器，可帮助系统设计人员在隔离信号链架构中实现高SNR性能。
参考时钟是采样时钟抖动的第一来源，所以需使用低抖动参考时钟以实现隔离高速DAQ的出色性能。此外，还需确保FPGA和参考时钟之间路径的信号完整性，避免路径本身带来额外误差。
参考资料
B. E. Boser和B. A. Wooley。“Σ-Δ调制模数转换器的设计。”IEEE固态电路杂志，第23卷第6期，1988年12月。
Steven Harris。“采样时钟抖动对奈奎斯特采样模数转换器和过采样Σ-Δ型ADC的影响。”音频工程学会杂志，第38卷第7/8期，1990年7月/8月。
Kester, Walt.“MT-008教程：将振荡器相位噪声转换为时间抖动。”ADI公司，2009年。
Derek Redmayne、Eric Trelewicz和Alison Smith。“了解时钟抖动对高速ADC的影响。”ADI公司，2006年。
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