使用Verilog描述时序电路

在之前的文章中，我们讨论了使用 Verilog语言元素对组合电路的描述。本文重点介绍同步时序电路。我们将首先查看同步电路的通用模型，然后以双向计数器的 Verilog 描述为例进行讨论。

顺序电路

在组合电路中，输出仅取决于输入的当前值。然而，时序电路的输出不仅取决于输入的电流值，还取决于电路的状态。电路的状态由输入的先前值决定。

因此，时序电路具有存储器，其输出取决于过去输入的顺序。这些电路使用诸如触发器 (FF) 之类的存储器元件来存储系统的当前状态。

同步时序电路

在处理大型时序电路时，如果我们使用同步方法而不是异步方法，设计问题会变得更容易解决。在同步电路中，所有存储元件都由相同的时钟信号触发。这使我们能够更好地控制系统，因为在这种情况下，我们知道数据何时将被存储元件采样。

由于同步系统的所有存储元件都连接到同一个时钟，我们可以对系统进行建模，如图 1 所示。

图1

在此模型中，虚线框代表系统的所有存储元件（本例中为 D 型 FF）。虚线框外的块是组合电路。

“下一个状态逻辑”处理“输入”和系统的当前状态，由“state_reg”表示，以确定系统的下一个状态（“state_next”）。随着即将到来的时钟上升沿，“state_next”将存储在 FF 上。“输出逻辑”块也是一个组合电路，它处理“输入”和“状态寄存器”以确定系统输出。

如图 1 所示，将同步系统与存储元件和一些组合电路分开有助于我们更容易地找到系统的 HDL 描述。我们只需要描述一些组合电路并将它们连接到存储元件。而组合电路的 HDL描述在前一篇文章中已经讨论过，对于存储元件，我们通常使用一些众所周知的 HDL 模板。

我们将查看通用计数器的 Verilog 代码以阐明这些概念，但在此之前，我们需要查看D 型触发器（也称为 DFF）的 HDL 描述。

（有关触发器双稳态单比特存储器设备的更多信息，请查看我们关于将 D 触发器转换为 SR、JK 和 T 触发器的文章。）

触发器的 HDL 描述

通常，可以使用基本逻辑门来实现 DFF。但是，在使用 HDL 在 FPGA 中实现 DFF 时，完全不建议这样做。安全有效的方法是使用一些众所周知的 HDL 模板来描述 FF，如下节所述。事实上，综合工具将此类模板识别为 FF，并使用一些优化的结构来实现它们。

DFF 的 Verilog 代码

下面的图 2 显示了上升沿（图 2-a）和下降沿（图 2-b）DFF 的符号。在时钟边沿，对 DFF 的输入 (D) 进行采样并传递到输出 (Q)。对于上升沿 DFF，采样沿是时钟上升沿（图 2-a），而下降沿 DFF 对时钟的下降沿敏感。FF 通常具有可用于将系统初始化为已知状态的重置 (rst)。

图 2

下面给出了上升沿 DFF 的 Verilog 代码：

1	module D_FF
2		(
3			input wire clk, reset,
4			input wire d,
5			output reg q
6		 );
	 
	 
7		 always @(posedge clk, posedge reset)
8			if (reset)
9				q <= 1'b0;
10			else
11				q <= d;

12	endmodule

此代码的第 7 行在“always”块的敏感度列表中的“clk”和“reset”输入之前使用了“posedge”关键字。“Posedge”代表上升沿，告诉综合工具“always”模块应该在“clk”和“reset”信号的上升沿被激活。

请注意，“clk”和“reset”的上升沿都在灵敏度列表中。因此，无论“clk”信号条件如何，“reset”的上升沿都会激活“always”块。换句话说，这个 DFF 的“重置”是异步的。

第 8 到 11 行使用了我们在上一篇文章中讨论过的 Verilog“if”语句。当“always”块被激活时，“reset”被选中。如果它为逻辑高电平，则 DFF 输出被复位 (q <= 1'b0)。如果“reset”不是逻辑高电平，那么是“clk”信号经历了上升沿，DFF 输出应该得到输入值（q <= d）。

请注意，我们在推断触发器时使用非阻塞赋值 (<=)。正如另一篇文章中所讨论的，不正确地使用阻塞 (=) 和非阻塞 (<=) 赋值可能会导致不想要的功能。然而，为了这篇介绍性文章的目的，我们可以简单地将系统的组合部分与其内存元素分开，并遵循以下两条准则：

1. 使用阻塞分配来描述组合电路。

2. 使用非阻塞赋值来推断 FF。

现在，让我们看一下双向计数器的 Verilog 代码，以进一步阐明我们的讨论。

双向计数器的 Verilog 描述

我们将为一个双向计数器编写代码，该计数器可以执行下表中列出的四个函数：

当“加载”输入被断言时，输入数据 (d) 被加载到计数器 (q=d)。当“load”和“en”都为逻辑低时，计数器保持其当前值。对于“load”=0 和“en”=1，计数器可以根据“up_downb”输入的值向上或向下计数。

八位双向计数器的 Verilog 代码如下所示：

1	module bidirect_cnt8
2		(
3			input wire clk, reset,
4			input wire en, load, up_downb,
5			input wire [7:0] d,
6			output reg [7:0] q
7		);
	
8		reg [7:0] q_next;
	
9	// The storage elements
10		always @(posedge clk, posedge reset)
11			if (reset)
12				q <= 8'h00;
13			else
14				q <= q_next;

15	//The next state logic
16		always @*
17			if(load)
18				q_next = d;
19			else if (~en)
20				q_next = q;
21			else if (up_downb)
22				q_next = q + 8'h01;
23			else 
24				q_next = q - 8'h01;
			

25	endmodule

第 10 到 14 行使用上一节中讨论的模板代码将 8 个 DFF 添加到设计中。这些是上升沿 DFF，具有异步复位。

当“reset”为逻辑高时，值 8'h00 被分配给“q”。术语 8'h00 表示十六进制基数 (8'h) 中的八位数字。这个数字的值由字母“h”后面的两个十六进制数字给出。因此，当“reset”为逻辑高时，“q”的八位都设置为逻辑低。

当“reset”为逻辑低时，“q_next”被分配给“q”。“q_next”表示图 1 通用模型中“下一个状态逻辑”的输出，并确定在即将到来的时钟上升沿应分配给“q”的值。

除了描述计数器存储元件的第 10 到 14 行之外，代码的其他行描述了组合电路。将存储元件与组合电路分开不是强制性的，但它可以帮助我们更轻松地描述系统。我们只需要为即将到来的时钟边沿确定合适的“q_next”值。第 16 到 24 行实现了这部分设计的组合逻辑，即图 1 中模型的“Next State Logic”块。它使用嵌套的“if”语句来描述表 1 的不同功能：

当“load”输入为逻辑高时，输入数据（d）被分配给“q_next”。当“load”为逻辑低且计数器未启用（“en”=0）时，计数器应保持其当前值（“q_next”应等于“q”）。对于“load”=0 和“en”=1，计数器可以根据“up_downb”输入的值向上或向下计数。

图 3 显示了代码的 ISE 仿真。

图 3

如上所述，我们不必总是将同步系统分成存储元件和组合电路，如图 1 所示。但是，我相信这种设计实践有助于我们在设计数字系统时采用更系统的方法。通过这种方式，我们可以更轻松地将设计的框图可视化并找到其 HDL 描述。

在本文中，我们首先讨论了同步电路的通用模型，其中系统分为两部分：存储元件和组合电路。然后，我们用这个模型找到了双向计数器的 Verilog 描述。这不是描述同步系统的唯一方法；然而，所讨论的方法可以简化设计过程。

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