答题丨辐射超标，没想到是机壳地的设计问题！

感谢各位网友的评论，高速先生给大家列举几个影响EMC指标的设计细节：

1、在PCB上，有完整的回流和参考就相当于EMC领域上的屏蔽，因此设计上的一些跨分割现象就成了主要的辐射区域，另外按照屏蔽的优劣，表层走线的辐射在同等情况下大于内层；

2、大家知道，高频分量比低频分量更容易辐射，因此阻抗的匹配，端接的匹配不仅可以减小反射，改善信号质量，还能抑制高频分量的辐射；

3、大家一定听过环路电感，没错，走线走成环形也会增加辐射，辐射会沿着环形圈向外辐射；

4、另外除了信号的辐射外，电源设计不当也会产生辐射，例如缺少滤波电容，电源平面不够宽，不仅使得电源噪声变差，同时也会增加辐射的风险；

5、最后大家肯定需要知道板上哪些信号本身就是高风险的辐射源，例如很高速的数字信号，射频信号和时钟信号，都需要特别设计去照顾。

1.PCB叠层要合理，参考地平面不连续；  2,单端走线要注意阻抗及差分走线的阻抗；3.高速信号线或者时钟走线不要太靠近板边；4.要注意电源的完整性，5.如果有数字和模拟及外壳地，要注意接地的方式。

1.走线避免环路太大，比如U型，2.高速信号线，时钟信号等敏感信号不要靠近边沿，要保持完整的参考平面，3.高速信号换成处要打个GND过孔，4、接收和发送分开布线，避免平行走线。5.PCB叠层要合理。

开关电源画图时，1.火零地之间，初次之间满足电气间隙和爬电距离。2.分清大电流和小电流回路，避免重叠交叉。3.由于地线铜箔不同位置电压不等，不能想当然随意接地，应当单点接地以减小共模干扰。前不久画了一个产品，220V50Hz供电，直流变换后提供不同电压给主板。样机功能合格后送外部公司进行EMC测试。以下是硬件员反馈的信息：进行火零传导150KHz-30MHz频段测试。第一次，426KHz裕量-0.88dB，3.92MHz裕量1.3dB，其它满足平均值AV低于限制线3dB的客户要求。那天硬汉和测试员两人亲自带样品去现场测试，比较好的是现场有各种XY电容、电感、滤波块、铜箔等材料，不通过的话可以马上更改，再次上架。电源入口处添加X电容，无效。套磁环，无效。拆下变压器，用铜箔小心包裹后装上，无效。上午时间无效过去了，下午又无效一半。虽然失败一次又一次，但大家解决问题的劲头不减，分头查资料，请教EMC工程师。硬汉讲到这里，兴奋之情溢于言表。旁边地上放着其它公司待测产品，硬汉找来螺丝刀蹲下身研究起来，翻来覆去几遍，突然一个大的散热片引起注意。只见两个脚，一个焊盘与热地连接，一个没有与任何连接。这是为何？我们也试试吧。用刀片割开后，测试居然通过了。我听完这“山重水复疑无路，柳暗花明又一村”的经历，赶紧打开PCB文件检查更改。

1.信号走线跨分割，没有完整的回流路径

2.信号过孔周围没有回流地孔

3.信号走线迂回曲折，走线太长

4.敏感信号没有走在内层，没有包地

5. 阻抗不匹配，反射严重

6.电源芯片的电流环路太大

7.darling line 孤岛太多

@Ben

1.参考地平面不连续；

2.开关电源布局环路没有控制；

3.存在单端走线；

4.高速信号线或者时钟走线太靠近板边；

5.叠层分配不合理；

6.电源层没有内缩20H;

7.去耦电容没有靠近芯片输入脚放置；

8. 信号线存在断点。

emc三大要素:发射源，传播路径，被干扰物。可以把PCB看成是发射源，也可以把PCB上的某个器件，某个信号线看成是发射源。

设计pcb时，如果阻抗不匹配，反射震荡严重，信号(特别是时钟信号)跨分割，dcdc的输入输出电流环路太大，走线形成一个闭合的圈，高速信号过孔没有地孔伴随，都会增加emc问题

在PCB的EMC设计考虑中：【1】首先涉及的便是层叠设置很关键，要合理且优化；在产品的EMC设计中，PCB叠层EMC规划与设计思路的核心就是合理规划信号回流路径，尽可能减小信号从单板镜像层的回流面积，使得磁通对消或最小化.【2】PCB的EMC设计的关键，是尽可能减小回流面积.【3】、选择参考平面时，应优选地平面，次选电源平面。【4】PCB设计中的20H原则---电源平面应相对地平面（0V参考面）内缩（建议值20H）,可以有效抑制“边缘辐射”问题.【5】PCB设计中的3W原则：在PCB设计中为了减少线间串扰，当线中心间距不少于3倍线宽时，则可保持大部分电场不互相干扰，能使信号间的串扰减少70%。3W原则是指多个高速信号线长距离走线的时候，例如时钟线，差分线，视频、音频信号线，复位信号线及其他系统关键电路，其间距应该遵循3W原则。【6】接口电路的滤波、防护以及隔离器件靠近接口放置，如图9所示，可以有效地实现防护、滤波和隔离的效果。如果接口处既有滤波又有防护电路，应该遵从先防护后滤波的原则。PCB设计对EMC的改善是：在布线之前，先研究好回流路径的设计方案，就有最好的成功机会，可以达成降低EMI辐射的目标。而且在还没有动手实际布线之前，变更布线层等都不必花费任何钱，是改善EMC最便宜的做法......

以下都会影响到EMC的指标：板边不包地，多层板电源层没有相对地层内缩，晶振没包地过包地线没打地孔，长距离地线不打地孔，孤铜、天线铜，晶振走线长距离走在表层。

板级EMC分EMI与EMS,控制方法无非屏蔽、滤波、接地。楼主分享案例是接地不良引起。EMI要先考虑信号与电源完整性，如电源谐振问题，电源SSN问题，不良的叠层设计如gnd层设计不合理，导致内层高能量信号辐射出去，没有按照3W设计电源与地层，导致信号辐射，高速信号匹配设计不良导致信号反射过大从而导致辐射。而EMS主要是静电防护设计ESD设计不良，导致元器件烧毁。

个人感觉高速先生分享的EMC确实比较少，我日常接触EMC多一些。

这里仅就布线上给大家分享点（太多了，受留言600字限值）：

1、关键高速信号线，时钟信号等敏感信号，走线避免跨越参考平面，就是我们通常所说的跨分割。

2、关键信号线走线避免“U”型或“O”型，这样会形成自环路；除非特别需要延时匹配的信号，像DDR，Flash，SD等需要时钟和数据延时匹配。

3、时钟信号线尽量远离板边或是外置接口器件，布线距离越短越好，远离开关电源等干扰器件。晶振下面避免其他容易受影响的信号布线，

建议铺地铜皮。有些远距离的时钟信号，HDMI和USB等高速信号尽量内层布线，间距保证满足3W原则，可以采取伴地线处理，同时每隔200mil左右增加地孔。

4、相同功能的总线要并行走、中间不要夹插其它信号；接收和发送分开布线，避免平行走线。

5、芯片内部的地管脚避免共用地孔，尽量每个管脚保证一个地孔，特别是DDR高速信号管脚的地，密集的区域可以适当增加地孔。

6、电源平面针对地平面内缩，保证满足20H原则（H为电源和地平面之间的介质厚度）。

7、高频电流环路面积S越大，EMI辐射越严重。因此，就要设法减小高频电流环路面积S。布线时就要减少非必要的绕线或缩短连线，减少高频电流回路面积。

8、环路电流频率f越高，引起的EMI辐射越严重，减少辐射骚扰最重要途径之一，就是想方设法减小骚扰源高频电流频率f，即减小骚扰电磁波的频率f。

高速，低速、数字/模拟没有分区；多层板没有独立的电源与地平面；敏感器件太靠近功率器件、开关电源等；接口电路缺少保护；时钟太靠近板边布线；滤波电容没有靠近引脚放置==；长走线高速信号没有在内层布线等等

文中案例通过两个版本的实测证明了设计细节对EMC测试结果的影响，但不知道这个案例能否通过仿真进行类似的验证呢，毕竟不可能也不实际每个细节都得通过实物加以验证。

有遇到一个款压板式连接器，与PCB贴个使用，连接器外面是个接地金属外壳，当时测试EMC不过，后面客户查看结构说是壁厚太薄，壁厚与PCB铜皮接触面太少，导致屏蔽效果不好，后面加厚就测过了

光模块的结构件需要和PCBA上的地连通吗？

@  养乐多

感觉不太对呢？不是60的限值吗，第二次怎么变成64呢？而且读值加修正也超过60了。

@  张维

这么舍得做给25G测EMC的，较真这一点点超标的，要么是外企，要么是国内头部路由器厂商，财大气粗

@  阿少

第一版：是通过光笼子将机壳地与数字地短接了，

第二版：将二者分离，EMC效果就好了？

@  王立国

时钟晶振信号的处理，机壳地单点还是多点接地，网口变压器的初次级隔离等都会影响到emc的，si pi emc有时候需要统一考虑

@  Alan

区分各种“地”

@ 沉睡的水 

请问笼子对板内信号影响有多大？仿真的时候，带着笼子和不带笼子，结果差异很大。

@ 张敏

为啥两个测试通过标准不一致，第一次60，第二次64？

@  中原

接地不规范，调试两行泪

@  Run

板边大一圈大一圈GND过孔，并且包一个40MIL的地铜，起到屏蔽作用。各种不同的地要完全隔开，避免重叠。

@  大羽将至

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