2020年秋开始在全球范围内爆发的芯片短缺，在2021年持续了一整年仍没有缓解态势，半导体行业在拓展产能的同时，也在积极将工艺升级提高产出率。另一方面，新冠病毒不断出现变异，疫情的延续对于整个半导体行业的影响依旧存在，远程办公、线上会议和在线教育习惯的形成，加速了多个产业的数字化转型，也从侧面促进了网络通信、AI、存储和云服务等技术更新。
AspenCore全球分析师团队在这一年中与业内专家和厂商交流，总结分析后挑选出了2022年全球半导体行业将出现或高速发展的10大技术趋势。
半导体尖端制造工艺方面，2020年三星foundry临时将4LPE调整为完整工艺节点——即4nm工艺会成为三星接下来一段时间的推广重点。加上2021年10月台积电发布的消息基本明确了N3工艺的稍许延后，2022年或许将成为4nm工艺之年；iPhone 14要赶上3nm工艺是几乎无望的。
不过基本可以明确的是，虽然采用台积电N3工艺的芯片最快大概需要等到2023年一季度才会问世，但N3工艺量产明确在是2022年第四季度。
与此同时，我们认为，三星3nm GAA或许会比台积电N3再晚一点。三星在3nm节点上开始采用GAA结构晶体管是焦点，但实际上三星也未能按照时间点如期推进。而且基于三星目前公开的数据，其最早的3nm工艺在技术层面可能会存在更大的不确定性。
至于Intel 3，即便按照规划也是完全赶不上2022年的班车的。我们认为，台积电N3将持续保持市场优势地位，并且相较另外两名对手暂时有着显著的领先。但在N3上踩一脚刹车，实际上也为2nm时代的来临埋下隐患。
一方面Intel 20A工艺预计将在2024年上半年到来，Intel 18A则或可见于2025年下半年——Intel在这两个节点上预备重返技术领先地位的决心是相当大的；另一方面三星预计将在2025年下半年量产的2nm工艺，将是其第三代GAA结构晶体管，即其3nm工艺虽然很难取得市场优势地位，但技术上将为其2nm工艺提供强有力的支撑。这些都为后续2nm工艺市场竞争增加了不确定性。
2020年7月15日，为了解决从客户端系统到高性能服务器的广泛应用所面临的性能和功耗挑战，固态技术协会(JEDEC)正式发布了下一代主流内存标准DDR5 SDRAM的最终规范(JESD79-5)，为全球计算机内存技术拉开了新时代的序幕。JEDEC将DDR5描述为一种“具备革命意义”的内存架构，认为它的出现标志着整个行业即将向DDR5服务器双列直插式内存模块(DIMM)过渡。
市场调研机构Omdia分析指出，对DDR5的市场需求从2020年已经开始逐步显现，到2022年，DDR5将占据整个DRAM市场份额的10%，2024年则将进一步扩大至43%；Yole Development则预测称，DDR5的广泛采用应该会从2022年的服务器市场开始，2023年，手机、笔记本电脑和PC等主流市场将开始广泛采用DDR5，出货量明显超过DDR4，两种技术间完成快速过渡。
内存带宽增长速度远远赶不上处理器性能的提升速度，这是DDR5推出的根本动力所在。但与其先前几代产品的迭代重点主要集中在如何降低功耗上，并将PC视为应用优先级不同，业界普遍认为，DDR5将紧随DDR4的步伐，率先导入数据中心。
DDR5最亮眼的部分，就是速度比已经“超级快”的DDR4还要快。与1.6GHz时钟频率下DDR4内存最高3.2Gbps的传输速度相比，全新DDR5内存的最高传输速率达到了6.4Gbps，并同步将供电电压从DDR4的1.2V降至1.1V，进一步提升了内存的能效表现。
目前，三星、SK海力士和美光等全球存储巨头已经宣布了各自的DDR5产品量产和商用时间表。不过，DDR5的面市绝非一蹴而就，它需要得到包括系统和芯片服务商、渠道商、云服务提供商和原始设备制造商在内的生态系统的强力支持。
DPU这个名号变得响亮是从2020年近年底的时候开始的。我们认为，将DPU这一名词变得热门的市场行为，一是英伟达收购以色列公司Mellanox之后，次年就发明了 “DPU”一词；二是同年初创公司Fungible大肆推广DPU这个名字。
DPU的D是指data数据。不得不承认老黄是营销鬼才，smartNIC摇身一变就成了DPU数据处理器；而且以迅雷不及掩耳之势，短时间内冒出了数十家DPU初创企业。
DPU本质上是smartNIC进化，但从DPU的火热并不难看出数据中心对于数据方向专用处理器的热烈渴求，以及形态上的进一步固定和标准化。
早年数据中心有个词叫“数据中心税”，即服务器选购很多核心的CPU，但对最终业务而言，其中一部分核心是默认被“吞噬”的。因为这些处理器资源需要用来做数据虚拟networking、安全、存储、虚拟化等工作。当这些工作变得越来越复杂，DPU就出现了。就像针对图形计算有GPU，针对AI计算有NPU，DPU也是这个时代专用计算崛起的一个产物。
一般我们说DPU的工作包括了第一，offload（卸载）原属于CPU的OVS、存储、安全服务之类的活儿；第二，以hypervisor管理做隔离、虚拟化实现；第三是以各种方式，进一步加速跨节点的数据处理。
DPU成为数据中心标配也就不难理解。但需要注意的是，在具体实现上，不同的DPU不应同台竞技，这是由其扮演角色差异导致的。比如Intel的IPU虽然也是一种DPU，但和英伟达DPU在职责和工作偏向性上仍然有不同。所以有一定可能性，DPU市场或许会出现细分。以及数据中心系统企业都在自研更具适配性的DPU，这给DPU市场带来了不确定性。
存算一体技术（Processing in-memory，PIM）概念的形成，最早可以追溯到上个世纪七十年代，但当时受限于芯片设计复杂度与制造成本问题，缺少杀手级大数据应用进行驱动，一直不温不火。
随着最近几年芯片制造工艺的进步和人工智能（AI）应用的发展，处理器计算能力越来越强、运算速度越来越快，存储容量越来越大。面临数据洪流，数据搬运慢、搬运能耗大等问题成为了计算瓶颈。从处理单元外的存储器提取数据，搬运时间往往是运算时间的成百上千倍，整个过程的能耗大概在60%-90%之间，能效非常低。
另一方面，接近极限的摩尔定律和被存储墙限制的冯诺依曼架构，在算力提升上也已经不能满足这个时代的需求。当前多种尝试解决处理“存储墙”与“功耗墙”的非冯诺依曼（non-von Neumann）架构包括低电压亚阈值数字逻辑ASIC、神经模态（Neuromorphics）计算和模拟计算等，而存算一体是最直接高效的一种。
存算一体可理解为在存储器中嵌入算法，令存储单元具备计算能力，这是新型的运算架构，做的是二维和三维矩阵乘法运算，而不是在传统逻辑运算单元上优化。这样能从理论上消除数据搬移的延迟和功耗，成百上千倍地提高AI计算效率，降低成本，因此格外适用于神经网络。
当前国内外已经有一大批存算一体芯片公司伴随着融资信息浮出水面，动辄亿元起的融资金额也充分证明了后摩尔时代，异构计算和新架构正在获得资本的青睐。基于不同的存储介质，各家在做存算一体技术的时候会采用不同的技术方向，有些是忆阻器，有些则是SRAM、DRAM、Flash等。随着3D堆叠技术的发展，以及新型非易失性存储器件的日益成熟，存算一体将迎来属于它的时代。
凭借光纤般的速度、超低时延和网络大容量，5G正在产生如同电力一样巨大的影响力，彻底变革着各行各业。
而作为Sub-6GHz频段的有力补充，5G毫米波具备频率宽带容量大，易与波束赋形结合，超低时延等多个突出优势，有利于推动工业互联网、AR/VR、云游戏、实时计算等行业的发展。同时，毫米波可以支持密集区域的部署，进行高精度定位，设备集成度高，将有利于促进基站和终端的小型化发展。
根据GSMA《毫米波的应用价值》报告，预计到2035年，5G毫米波将创造5650亿美元的全球GDP，并产生1520亿美元的税收，占到5G创造总价值的25%。而另一份《5G毫米波在中国》的报告则指出，预计到2034年，在中国使用毫米波频段所带来的经济收益将达到1040亿美元，其中垂直行业领域中的制造业和水电等公用事业占贡献总数的62%，专业服务和金融服务占12%，信息通信和贸易占10%。
目前，已有48个国家的186家运营商正在26-28GHz、37-40GHz和47-48GHz的毫米波频谱上规划发展5G；23个国家的134家运营商持有许可证，可以进行毫米波部署，北美、欧洲和亚洲占据所有频谱部署的75%。其中，26-28GHz是被部署和发放牌照最多的毫米波频段，37-40GHz频段紧随其后。
但并不是所有应用场景都需要毫米波覆盖。2021年7月，中国工信部联合十部门印发《5G应用“扬帆”行动计划(2021-2023年)》，提出针对工业物联网、车联网、物流、港口、电力、农业等9个场景进行5G业务深化推进，而上述场景对带宽、时延的要求非常高，易于毫米波发挥自身优势。
当前智能手机、车联网、IoT等终端，对于系统级芯片（SoC）的PPA (功耗、性能、面积)提出了更高的要求。面对动辄数百亿颗晶体管的芯片设计规模，以及异构集成、系统级封装、Chiplets等新的封装方向，如果没有机器学习（ML）和人工智能的辅助，只用现有的设计方法，工程师们会面临越来越严峻的挑战。
将AI设计从概念升级到实战阶段，无论是在EDA工具中应用AI算法赋能芯片设计的“AI Inside”，还是关注如何设计EDA工具助力AI芯片高效设计的“AI Outside”，EDA工业界和学术界都已经开始行动。在国家战略层面，美国国防高级研究计划局(DARPA)甚至开始将电子资产智能设计(IEDA) 作为代表性项目，重点突破优化算法、7nm以下芯片设计支持、布线和设备自动化等关键技术难题。
其实AI用于芯片设计已经不是新鲜事了，谷歌当年在设计TPU芯片时就用到了AI技术；三星将AI技术融入到芯片的设计中，据称超越了此前可以达到的芯片PPA效果；英伟达也正在用AI算法来优化5nm和3nm芯片的设计…
总的来说，芯片设计后端(或称物理实现)，尤其是人力占比巨大的版图、布局布线领域是AI发力的关键，快速建模、电路仿真、提升VLSI QoR等也都是EDA运用AI的方向。可以看出目前AI的优势在于执行大规模运算、对比提取或对一些功能进行增强，而在“从0到1”的创造阶段以及决策阶段，仍需要配合人类工程师。但不管怎么说，AI将是EDA未来发展的终极形式，也是未来几年芯片设计效率提升的关键。
连接标准联盟（Connectivity Standards Alliance，原Zigbee联盟）与亚马逊、苹果和谷歌等智能家居厂商在原来的IP互联家庭项目（Project Connected Home over IP，CHIP）基础上发展出Matter这一标准化的互联协议，旨在让来自不同厂商、采用各种无线连接标准的物联网设备实现互操作性和兼容性，从而为消费者带来更好的设备安装和操作使用体验，同时简化制造商和开发者的物联网设备开发流程。
Matter作为应用层，可以将采用各种 IP 协议和互联标准运行的设备统一起来，支持它们进行跨平台的通信。获得Matter认证的产品可以与亚马逊Alexa、苹果HomeKit，以及谷歌等智能家居生态系统兼容。Matter协议目前支持以太网、Wi-Fi和Thread三种底层通信协议，并且还统一采用低功耗蓝牙(BLE)作为配对方式。Matter不会取代任何现有物联网无线协议,它是运行在现有协议之上的一个架构，将来还会支持更多的协议，包括Zigbee和Z-Wave等。
Matter标准已经得到互联网巨头（亚马逊、苹果和谷歌）、芯片供应商（Silicon Labs、NXP和乐鑫科技）、物联网和智能家居设备厂商（宜家、华为和OPPO），以及智能家居平台（涂鸦和Wulian）的支持，预计从2022年开始将会在全球范围内快速增长和普及，成为物联网和智能家居的统一互联标准。
10年前起源于UC-Berkeley的RISC-V现已成为主流的微处理器架构指令集（ISA），但其主要应用还局限在嵌入式系统和微控制器（MCU）领域，尤其是新兴的物联网市场。这一开源、免费和自由的微处理器架构能否像x86和Arm那样担当高性能计算（HPC）的重任？从芯片巨头、fabless初创公司到微处理器内核IP开发商都在尝试将RISC-V引入数据中心、AI、5G和服务器等高性能计算应用领域，RISC-V大有与x86和Arm平分天下之势。
SiFive的Performance系列是其最高性能的 RISC-V 内核，专为网络、边缘计算、自主机器、5G 基站、虚拟/增强现实而设计。最新的P550微处理器采用RISC-V RV64GBC ISA、13级流水线/三发射/乱序执行的微架构、四核集群具有4MB的三级缓存、主频 2.4 GHz。P550 内核的SPECint 2006测试性能为8.65/GHz，与Arm Cortex-A75对比，在SPECint2006 和 SPECfp2006 整数/浮点基准测试中具有更高的性能，而占用面积却小得多，四核P550 集群的占用空间与单个Cortex-A75大致相当。
英特尔将在其7nm Horse Creek平台中使用P550内核，通过将英特尔接口 IP（如 DDR 和 PCIe）与 SiFive 的最高性能处理器相结合，Horse Creek 将为高端RISC-V 应用提供有价值且可扩展的开发工具。
硅谷IC设计初创公司Esperanto推出了集成1000多个RISC-V内核的AI加速器芯片ET-SoC-1，专为数据中心AI推理而设计。该芯片采用台积电7nm工艺，集成了240 亿个晶体管。ET-SoC-1包含1088个高效能ET-Minion 64位RISC-V有序内核（而且每个内核都自带一个矢量/张量单元）；4个高性能ET-Maxion 64位RISC-V乱序内核；超过160MB片上SRAM；外接LPDDR4x DRAM和eMMC FLASH的大容量存储器接口；PCIe x8 Gen4和其它通用I/O接口。该芯片的峰值计算性能为100-200 TOPS，适用于ML推理，其工作功耗低于20W。
阿里平头哥的玄铁910 RISC-V处理器采用12nm工艺，拥有16个内核，主频最高达2.5GHz，性能高达7.1 Coremark/MHz。这款高性能处理器IP可以用于设计高性能芯片，应用于5G、人工智能、网络通信以及自动驾驶等领域。搭载玄铁910处理器的RVB -ICE是平头哥开发的支持Android基础功能的RISC-V开发板，频率可达1.2GHz，集成WIFI和GMAC网络通信接口，以及16GB EMMC存储。开发者可使用该开发板参与RISC-V与Android的生态建设。
过去数十年来，摩尔定律犹如灯塔一般引领了半导体行业的发展，然而出于物理极限和制造成本的原因，当先进工艺技术走到5nm、3nm，甚至2nm时，通过晶体管微缩工艺以实现更高经济价值的逻辑正逐渐变得不再有效。
而从市场趋势来看，过去十年中，数据计算量的发展超过了过去四十年的总和，云计算、大数据分析、人工智能、AI推断、移动计算，甚至自动驾驶汽车都需要海量计算。而要解决算力增长问题，除了继续通过CMOS微缩来提高密度之外，能够将不同工艺/架构、不同指令集、不同功能的硬件进行组合的异构计算，也成为了重要方式之一。
于是，一条不再是直线的IC技术发展路线，以及市场对创新解决方案的需求，将封装，尤其是先进封装技术，推向了创新的前沿。
最新的调研数据显示，2020年至2026年，先进封装市场复合年增长率约为7.9%。到2025年，该市场营收就将突破420亿美元，这几乎是传统封装市场预期增长率(2.2%)的三倍。其中，2.5D/3D堆叠IC、嵌入式芯片封装(Embedded Die, ED)和扇出型封装(Fan-Out, FO)是增长最快的技术平台，复合年增长率分别为21%、18%和16%。
目前，在先进封装的市场争夺中，OSAT企业、晶圆代工厂、IDM、Fabless公司、EDA工具厂商等都加入了其中，且斥资巨大。但总体而言，在可预见的未来，2.5D/3D封装技术将成为“先进封装”的核心，提升互联密度和采用Chiplet设计会是两条驱动“先进封装”发展的技术路径，而要展现先进封装的最大价值，则需要来自全产业链的协同配合。
随着汽车行业向“新四化”不断演进，整个汽车电子电气架构正在经历从传统分布式架构(Distributed），到基于域的集中式架构(DCU based centralized)，再到基于域融合的带状架构(DCU fusion basedzonal)的发展历程。
目前，国内外的汽车电子电气架构主要呈现为三域控制架构的情况，即智舱、智算和智驾。预计2030年以后，随着自动驾驶技术路线的逐渐成熟，自动驾驶高性能芯片将与座舱主控芯片进一步向中央计算芯片融合，从而通过集成进一步提升运算效率并降低成本。
这意味着，现在的汽车需要能力非常强大的“大脑”——既要能够担当硬件中枢，还要具备非常强大的计算能力，以满足在上述转变过程中产生的对软硬件提出的新需求。
其实针对自动驾驶系统开发，业界普遍认为从L2+辅助驾驶到L4/L5级自动驾驶的渐进式路线是最为可行的路径。这就要求相应的中央计算平台具备超强的可扩展性，支持系统开发的平滑演进，满足各级自动驾驶对于算力和功耗的差异化要求，提升主机厂等合作伙伴的开发效率。
当然，汽车大脑芯片不能只关心峰值算力高低，而是要做到全面均衡，信息安全、功能安全、异构架构设计、不同数据类型处理、热管理等多个方面均应考虑在内。同时，考虑到“软件定义汽车”已成为行业共识，因此在设计时，还需要预留出足够的冗余空间以应对汽车架构和AI算法的不断变化。
未来，汽车将毫无疑问地成为一台机电一体化智能设备，现有子系统被尽量多的集成将会成为趋势，这也使得硬件开发瓶颈被突破后，软件引领的卓越用户体验开始成为汽车的重要卖点。
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