创意电子为 AI/HPC/网络产业客户提供完整的3DIC ASIC 套装设计服务

台湾新竹– 先进特殊应用集成电路 (ASIC) 领导厂商创意电子 (GUC)于4月18日宣布，专为台积电 3DFabric SoIC-X 3D 堆栈平台打造的 GLink-3D 接口 (GUC 的 3D 晶粒堆栈链接) 已验证完善 3DIC 接口固化实现流程，并通过完整的流片测试。首个 GUC 3D 客户项目，基于完备验证的 AI/HPC/网络应用之全系列 3D 实现服务流程，也已完成全面的流片测试。

典型的 AI/HPC/网络芯片结合大型内存和高效能逻辑。迁移最先进的制程可为逻辑单元带来功耗、速度和尺寸方面的提升，相比之下，迁移SRAM 则不会带来显著的效益。将先进制程节点中的逻辑小芯片堆栈在具 SRAM 迁移效率且较低阶工艺节点内以 SRAM 为主的小芯片上，将得到最具性价比的解决方案。兼具高带宽、低延迟和低功耗等特点的 GLink-3D 接口 IP，为促成此一解决方案的一大助力。而其他的挑战则包含 3D 堆栈小芯片的散热和电源网络设计。创意电子精心开发出完整的 3D 设计流程，并实现了首位客户于存储芯片上配置逻辑芯片设计的 3D 堆栈产品，该产品已成功通过流片验证。通过创意电子3D 相关设计和仿真流程，可使用新兴的 UCIe-3D 接口标准来顺畅完成实现。

为了满足最高等级的 3D 接口带宽密度需求，创意电子开发出采用双倍数据速率 (DDR) 和自适应时序架构的 GLink-3D 界面。这款模块化解决方案具有足够的弹性，可支持用户的总线和频率设计机制，在避免跨晶粒/角落时序收敛挑战的同时，提供 9 Tbps/mm2 的带宽密度。GLink-3D 使用 TSMC 旗下第一款在 N6SRAM 堆栈晶粒上配置 N5 CPU 逻辑的 SoIC-X 测试芯片来完成验证。在 IP 稳健度方面，所有制程、电压与温度条件角落皆已进行验证，可提供 BER <1E-30、高供电电压和频率裕量，以及强大的供电噪声抗扰性。目前，创意电子也在开发适用于 N2 至 N7 的新一代 GLink-3D，并以 20 至 40 Tbps/mm2、0.2 ns 至 0.6ns 延迟性和 UCIe-3D 合规性做为目标。

圖 1. 將多個 GLink-3D IP 同時實作在 SoIC-X 測試晶片的晶粒中：

创意电子营销长 Aditya Raina 表示：「3D 封装技术可将小芯片接口从晶粒边缘移至位于小芯片中任一处的最佳位置，以尽可能缩短逻辑和内存之间的互连。创意电子将结合自身的 CoWoSR、InFO 和 SoIC 设计专业能力、封装设计、电气和热模拟，以及 DFT 与生产测试能力，为客户提供稳健且全方位的解决方案，协助他们缩短设计周期，快速推出 AI/HPC/xPU/网络等产品。」

创意电子技术长 Igor Elkanovich 表示：「3D 技术可让系统结合强大的处理能力和大量的内存，并在效率最高的制程节点中建立每个组件。我们精心开发且通过流片验证的 3D 接口 (GLink-3D) 强化服务、3D 实体实作和时序收敛、讯号完整性、配电和供电完整性，以及 SoIC 热模拟和机械模拟，将可提供完整的套装服务，以协助旗下的客户项目降低采用 3D 技术的风险。」

深入了解创意电子的 GLink IP 与 InFO/CoWoS 全方位解决方案

若要进一步了解相关信息，请直接联络您的创意电子销售代表，或是寄送电子

邮件至 guc_sales@guc-asic.com