调查：SystemVerilog使用率上升，SystemC的表现却令人失望

John Cooley对818位工程师的验证调查第二部分已发表。调查发现，SystemC的使用率大幅落后于设计师两年前的预期。而SystemVerilog的使用率在上升，但大部分用于验证而非设计。4月发表的调查第一部分推断说，工程师逐渐规避特殊化的验证语言，继续青睐Verilog，仿真正向Synopsys缓慢转移，Cadence逐渐被“抛弃”。

调查的第二部分着重于SystemC和SystemVerilog。2005的验证调查中，42%的回复者表示将在未来6个月内在项目中使用SystemC。可是在2007的调查中，只有23%的回复者表示他们的项目在使用SystemC 。Cooley对此表示困惑。

但是有一点相对保持一致，即SystemC的用途。在最新的调查中，73.7%在高级建模中采用SystemC，64.2%用于验证， 仅有5.8%用于设计。最通用的SystemC工具是免费的Open SystemC Initiative仿真器，其次是Cadence NC-SystemC。

2005的调查中，19%的回复者表示计划在未来6个月内使用SystemVerilog。2007年的调查中，35.1%的人表示如今正使用该语言。其中80.2%的人用于验证，15.8%用于验证和设计，只有4.1%的人仅在设计中采用该语言。

80.8%的回复者表示还没有SystemVerilog的流片。Synopsys VCS是迄今为止最广泛使用的SystemVerilog工具。