四大厂商联合推出65纳米参考流程，提高使用CPF SoC的设计效率

Cadence设计系统公司近日宣布基于65纳米通用功率格式(CPF)面向Common Platform技术的参考流程即日上市。该参考流程是Cadence与Common Platform联盟之间长期合作的最新成果，该联盟的成员企业包括IBM、特许半导体制造和三星。

Cadence与Common Platform技术合作伙伴紧密合作，开发65纳米流程。它基于Cadence数字IC设计平台，包含Encounter Timing System和CPF，可加快低功耗系统级芯片(SoC)设计的上市时间。

“Cadence一直在与Common Platform技术制造商积极合作，开发这种参考流程，增强我们的65纳米设计相关产品阵容。”IBM全球工程解决方案半导体技术平台部门副总裁Steve Longoria说，“Common Platform技术成员公司与Cadence的工程师一起合作，提供使用ARM-Metro库和Cadence Encounter平台的65纳米参考流程。其合作成果是为设计师带来一种强大的解决方案，用高级低功耗技术解决各种问题，例如移动设备和其它消费应用设备的电池续航时间和省电能力。”

这种RTL-to-GDSII参考流程建立于Cadence Encounter数字IC设计平台，能够实现更高的生产力，并提高芯片质量（QoS）。该流程强调临界低功耗设计挑战，从芯片打样到功率、时序和面积优化，面向无线、有线和消费应用设备。

“与Cadence合作是三星策略的重要部分，让整个设计链能够为我们的晶圆厂客户带来高级低功耗设计方法学。”三星ASIC及晶圆厂业务拓展、系统级LSI分部副总裁Ben Suh博士说，“这种低功耗参考流程面向65纳米LP工艺，能够为晶圆厂客户加快量产时间，为三星带来可用于生产的新设计。”

“我们意识到如今的客户需要有能够帮助他们解决功耗问题的解决方案，他们需要确保他们的解决方案有选择的余地。这一次，我们与Cadence和我们的Common Platform合作伙伴紧密合作，提供一个能够加快从设计到芯片成型的时间，同时通过与Common Platform的合作策略为客户带来选购的灵活性。”Chartered全球市场及平台合作部门副总裁Kevin Meyer说，“65纳米参考流程的推出，让Chartered的客户能够获得一种创新的低功耗设计解决方案。”

该流程为Encounter平台以及Cadence Logic Design Team Solution加入了多种创新技术，包括配备全局合成技术的Cadence Encounter RTL Complier、Cadence SoC Encounter RTL-to-GDSII系统、Cadence Encounter Test和Cadence Encounter Conformal Low-Power。其它Cadence组件包括VoltageStorm?功率分析，以及Encounter时序系统，使用有效的电流源模型(ECSM)让设计师缩短低功耗消费应用设备的量产时间。ARM Metro低功耗产品作为Artisan?实体IP系列的一部分，也被应用到流程开发中。

“我们与Common Platform领先企业们在在设计链上的合作，使得基于CPF的Cadence低功耗解决方案这样的新技术成为现实。”Cadence产业联盟部高级副总裁Jan Willis说，“这套65纳米低功耗参考流程提供了集成的方法学，使客户能够基于CPF和Common Platform技术提供量产化的低功耗产品。”

供货情况

本套面向成品率的65纳米低功耗设计参考流程即日推出，可通过发送邮件至common_platform_65LP@cadence.com索取。本参考流程工具包包含了一份参考设计、文件和脚本用于运行该参考流程。

在线研讨会

2007年6月13日星期三太平洋标准时间下午4点，Cadence、Chartered、IBM和三星将会举办一场免费的在线研讨会，主题是在本参考流程中使用的高级低功耗设计技术。有关此次会议登记的详情，请访问：http://www.cadence.com/webinars/cdn_65nm_lowpower/index.aspx。