DFM是半导体厂商所面临的最大挑战

随着半导体制造向90纳米及更先进的工艺制程进军，IC设计师们比以往面临着更多的考验和挑战。在一年一度的设计自动化大会(DAC 2006)召开后不久，Mentor Graphics也开始了该公司的技术论坛亚太路演。借此机会，我们在上海采访到了该公司亚太区市场总监张维德。张维德在半导体和EDA行业有着超过15年的从业经验，此前他曾在Synopsys和位于硅谷的X-mem Technology等公司就职。访谈中，我们请他就DAC大会的热点话题以及IC设计师们面临的挑战畅谈了自己的看法。

今年的DAC大会上有哪些令人振奋的消息？

就整个行业来说，似乎还没有什么特别令人振奋的消息。不过单就Mentor Graphics来讲，我愿意分享两条新消息。首先，在DFM方面我们同TSMC、UMC等主要晶圆代工厂的合作已经取得了较大的进展。其次，随着验证从一般功能验证深入到断言验证等级和SystemVerilog、System C高级语言级别后，很多设计已经开始从RTL向抽象层次发展，这意味着EDA行业将会出现另一个新的领域。

我们可以从今年的DAC大会上看到几个变化：去年DAC大会的议题主要集中在DFM和ESL两个方面，今年更加侧重于前者。而在ESL方面，关于System C和SystemVerilog的对比与争论还在继续。我们认为，SystemVerilog应该是大势所趋。这不仅因为Mentor Graphics同Synopsys一直都在推进SystemVerilog的应用，而且现在Cadence也加入了这一行列。另外一个值得注意的话题则是关于EDA供应商提供的点工具(Point tool)和可插入的标准工具平台之间的争论。

那么关于EDA供应商应该提供标准工具平台还是点工具，您有什么看法？

必须承认，迄今为止还没有一家公司能够在所有领域都提供最好的工具，因此，目前绝大多数公司都在朝开放式集成(Open integration)方向发展。

如果一方的工具希望能够嵌入到另一方的平台或设计流程中，那么双方大多数的流程都必须是标准的或是开放的。以布局布线为例，Synopsys的Milkway数据库其实并不是标准的，但当他们将其接口开放或输出标准化时，Mentor Graphics便能够与Galaxy平台衔接。目前，Calibre验证工具也完整集成了Synopsys片段的设计流程进而完成了优化的前、后端完整设计流程。

对于用户们来说，过去最痛苦的莫过于自己需要花许多时间进行流程整合。这意味着如果某家EDA软件供应商能将自己与其它公司的方案整合，提供最好的集成，那么双方将实现共赢。因此，供应商之间的合作与适当妥协现在正在变得日益重要。每家供应商都应该更加专注于自己领先的技术，同时实现与其它供应商先进技术的兼容或集成。

事实上，业界在大多数重要工具上已经做到了互通，尽管与最终目的还存在一段距离，但很显然大家都在朝这方面努力。

半导体厂商目前面临的最大困难是什么？EDA供应商如何帮助他们应对挑战？

主要还是DFM。随着半导体制造向90nm及以下工艺延伸，为了帮助无晶圆设计公司提高产品良率，主要的代工厂都在关注和研究包括光刻友好设计(LFD)、光学接近修正(OPC)、光罩数据准备(MDP)、良率分析、良率统计以及良率模型等在内的各种DFM解决方案。

EDA厂商在DFM方面所做的工作远比客户想象的要多得多。目前，包括Mentor Graphics在内的EDA工具供应商正在积极提供许多针对上述技术的解决方案。另外，尽管代工厂会将一些有利于生产和良率提升的约束条件特别提供给客户，EDA供应商仍会想办法提供工具来支持客户的自动化设计流程。但是很显然，来自前者的数据对这些工具的配合至关重要。因此，我们的设计流程还要获得代工厂的认可——确保这些工具对良率的提升是有作用的。有意思的是，相比之下客户反而更迫切地想要获得这些工具。但是，只有等到代工厂和EDA厂商之间的技术和配合都非常成熟后，我们才会向客户提供这些工具。当然，也有一些大的公司，比如ATi、nVIDIA等为了提升良率，很早就同代工厂以及EDA厂商展开了紧密的合作。

DFM似乎是一个前景非常不错的领域，它需要一种全新的业务模式吗？

DFM一定会成为EDA行业下一个非常有利可图的领域。尽管目前业界还在议论纷纷，认为DFM定义不清，但是我们侧重的领域大都已开始获利。如今，主要代工厂所使用的Mentor Graphics用于良率分析、良率提升的工具，都已经被证实的确能够改善良率。所以说，这一部分不仅会成长，而且必定会成为未来成长最快的一个领域。

谈到业务模式，我们目前还没有发现与以往有什么截然不同。不过，还是存在一些合作形式上的改变。比如之前我们提到与代工厂在前期阶段的合作，需要重申的是，在DFM方面与代工厂的合作已经远远超过了过去的需要——这里暂且不谈到底可以在代工厂得到多少营收——这是一种合作和伙伴的关系。另外一个变化就是，IC设计公司在DFM 流程实现中可能会提出一些对相关设计咨询的需求，毕竟过去大家都没有多少经验。

业界认为32nm以下受限设计规则(RDR)将会流行，这是否会对DFM的市场造成冲击？

应该说，32nm以下的设计规则我们目前只能预计会非常复杂，但是到底有多复杂现在却很难说。如果不在早期设计阶段进行一部分相关工作的话，你可能永远无法达到理想的良率水平，更不要说实现量产。

据我了解，RDR有很多不同的说法，有些主要是在布图阶段把一些规则统统变成单一化，例如“Single Pitch”或单一设计结构方向，设计师仅需遵循一个比较保守的规则即可，这与过去的门阵列数据结构有些类似。不过，采用门阵列的目的是为了能够快速进行生产，而引入RDR却是为了能够实现快速量产。

但是，RDR可能会带来芯片面积和功耗的增加。RDR在布图阶段针对许多结构进行一些强制性规定，比如某些地方不允许有转角存在。尽管这是为了改善32nm工艺以下的良率问题，但是这种缺乏灵活性的规定却在某种程度上相对增加了设计面积和设计功耗。有趣的是，这变成了一种取舍或权衡关系：前面限制的越严格，后面可能越好做，但芯片面积的增大却意味着电路失效的几率会上升，从而导致良率下降。因此在这方面，目前业界还没有一个确定的答案。

另外，你可以遵守RDR，但这意味着后面设计软件的DFM规则就要少——我讲的是某些部分。不幸的是，很多与制程验证相关的问题却只能在后端解决，不可能经过一些前端规则就完全避免。因此，尽管RDR也可以解决掉一些问题，但DFM需要解决的问题所占比例要相对高得多。也就是说，RDR对DFM的市场来说不可能造成多大的影响。

您如何评价本土IC设计工程师的设计能力？您认为他们还存在哪些不足？

中国工程师的设计能力正在变得越来越强。随着越来越多的跨国公司在中国成立大型设计中心，中国工程师在系统级、功能级方面也变得日趋成熟。但是在混合信号、模拟以及大型SoC等需要长期积累的技术领域，中国工程师可能还需要几年的时间才能跟上台湾地区或者欧美同行的脚步。

中国用户对一些新工具、新方法论的接受速度也比较慢。比如在先进验证、混合信号仿真等方面，他们还没有意识到问题的严重性以及相应工具的重要性。以功能验证为例，许多用户依然认为只要投入大量的人力物力和时间去进行仿真，就一定能覆盖足够多的漏洞。他们还不是非常相信先进技术所能起到的作用，这方面，我们也在不断努力。

张维德

教育背景及工作经历：

2004～今：Mentor Graphics亚太区市场总监

2003～2004：Synopsys公司台湾地区策略客户经理

2001～2003：X-mem Technology公司总裁兼任技术副总

1998～2001：RealChip Communications技术总监/资深项目经理

1990年，毕业于State University of New York at Stony Brook，获电机工程硕士学位

1986年，毕业于台湾国立成功大学，获电机工程学系学士学位

作者：王彦