在数字世界中处理非标准电视信号

尽管数字电视技术发展迅速，但是，在今后的几年内，模拟电视仍将在传输和显示领域占据支配地位。模拟视频格式与数字视频格式一样，都具有对视频进行完全格式化所需要的精确规范，包括如何把亮度、色度和同步信息打包以提供行、场和帧的信息，从而在电视屏幕上再现观察到的图像。为了精确地显示视频信息，必须从视频信号中正确地提取每一个分量。类似地，时序和相位信息必须被维持或再现为与源端的视频信号首次被编码时一样的时序和相位。

当进行编码和把正确的时基恢复到非标准的输入视频源时，设计工程师面临若干挑战。例如，恢复正确的时基对于维持模拟调谐器和古老的VCR的良好图像质量是至关重要的，因为当今大多数消费者仍然依赖于模拟调谐器和VCR，所以，先进的数字视频解码器要采用最新的时钟重建技术，以在数字电视上产生卓越的图像质量。

符合NTSC、PAL和Secam标准的视频图像都是由以场和帧封包的视频信息的行组成。这些行、场和帧可以由嵌入式同步信号进行确认。正确地提取这种信息，就能够使接收设备——电视、VCR或投影仪，重建图像并提供一种栩栩如生的显示。

视频信号由不同的分量组成，每一个分量都可能在传输路径上被改变或破坏。对于RF传输的信号，同步信息通常都呈现在已恢复的信号上，但是，因存在过多的噪声，对它的检测和提取可能是困难或不可能的。重要的是要注意到：即使有可能恢复同步信号，其检测因存在噪声可能出现偏差，从而在已恢复的同步信息上引入抖动。

在典型的行同步信息流中，所有行的长度是一样的，并且符合额定规范的要求。接收和提取正确的同步信息就可以产生正确及稳定的显示。

噪声常见于RF传输路径之中，感应噪声会影响有效的视频区域并将导致视频数据的变化，从而造成图像雪花点增多、线条柔和并因噪声马赛克而造成图像被破坏。然而，不仅仅是有效视频数据被破坏，噪声还可能破坏接受设备用来重建图像所需要的嵌入式同步信号。

在信号中非常高的噪声电平使视频解码器难以：1. 确定同步电平信息在哪里；2. 确定哪里是严格的起点和终点位置；对于数字视频解码器的一个关键要求就是解决这两个挑战。高性能的视频解码器能够锁定功率小于20 dBμV的RF视频信号，因此，使显示设备(电视)能够显示这些图像，而不出现图像的水平抖动或垂直滚动。尽管噪声是在任何显示器上都是一种令人讨厌的人为现象，但是，当显示器失去其时基时，所呈现的问题会严重得多，从而导致图像的垂直滚动和水平抖动。

对于通过信道传输过的视频信号来说，噪声是常见的问题；对于有待衰减或放大的视频信号的各个分量来说，噪声也是常见的问题，它会导致视频信号封包中的非线性特性。许多显示设备采用同步深度作为一个参考并施加增益(给予放大)，直到它达到其额定数值。在视频封包已经变为非线性的情况下，这会导致把不正确的增益施加到视频图像上。在解码器输入端的视频信号可以把其同步电平降低到接近于消隐电平，与此同时，其它视频信号的各个分量保持在合适的幅度。先进的视频信号处理技术将恢复同步信息，与此同时，把其它信号分量保持在其额定电平上。

与常见的传输路径感应的误差不同，在那里通常存在同步信号，然而，该同步信号可能会受到扭曲，从而导致来自VCR的视频信号的同步信息丢失或不正确。VCR本质上是机械设备，电机速度、皮带磨损和磁头开关等变化都可能造成时基被破坏。在磁头开关和VCR特技模式下，所有的视频和同步信息都被丢失。当出现这种错误的时候，下游显示设备就接收不到足够的同步信息，从而无法正确地再现图像。

取决于丢失数据的多少以及解码器利用这些数据再现电视图像的能力，其影响可能差异很大，从较小的电视机顶部卷曲的图像到完全失去水平和垂直同步。

在像ADI公司的ADV7180、ADV7184和ADV7188这样的器件中，采用了先进的数字线长跟踪技术，它们确保从丢失或不精确的同步信息中正确地再生同步信息，从而消除了显示顶部出现的卷曲画面。

先进的数字视频解码器在它们要检测同步信息中设置一个滤波器窗口，它们利用HSYNC和VSYNC处理器模块，以确保同步信息被正确地提取。滤波器确保解码器为检测同步信息而打开一个门控时间周期。过去，这个区域外面的过多噪声可能会低于限幅电平(slice level)并被视为同步。同步锁相环(PLL)和处理器模块确保在门控周期内所检测的同步信息是被正确地排列的。因为行锁定解码器采用HSYNC作为针对色彩突发检测和后续视频解码的时序参考，对它们的检测是至关重要的。

对任何解码器的关键要求就是正确地分离亮度和色度信息，这取决于解码器提取色彩子载波并在每一个水平同步周期中生成正确的采样数的能力。先进的视频解码器采用固定频率的4倍过采样来数字化输入视频信号。在解码器中的二次采样器模块确保每行的固定采样数被一致地输出。二次采样器PLL的频率可变，以获得这个固定的输出采样数。这种二次采样方法被称为行锁时基校正。

利用这种类型的架构，可以生成模拟的行锁时钟。尽管行锁时基校正产生一个每行固定的采样数，但是，采样并不是以27MHz的固定速率进行，而是随着二次采样器的PLL的频率而变化，即27 MHz± 5%。

像素信息在从解码器输出以前被馈入输出FIFO之中。特殊的FIFO控制技术容许把数据平滑地从FIFO流入输出的像素驱动器。尽管长期时钟抖动在输出时钟上仍然存在，但是，短期抖动变化已经被平滑掉了。

即使对于最弱的信号强度，这样的解码器也使用户的电视机上有可能显示稳定和可视的图像。

作者：Frank Kearney

Frank Kearney (frank.kearney@analog.com)在1988年从Limerick School of Engineering (Limerick, Ireland)毕业后就加入了ADI公司，2001年他加入了先进电视应用组担任高级工程师。