Synopsys针对65纳米DFM推出PrimeYield分析套装工具

针对65纳米与更先进工艺的可制造性问题，EDA厂商Synopsys日前推出PrimeYield套装工具。此工具可有效整合设计与制造流程，并能精确地预测设计所导致的机制(design-induced mechanisms)对于制造公差(manufacturing tolerance)的威胁，而且把自动化的矫正指引(automated correction guidance)提供给上游的设计执行工具。

PrimeYield解决方案是Synopsys与业务伙伴通过密切合作开发出来的，并以晶圆厂与整合组件制造业者(IDM)所使用的生产基线(production-baseline)技术与制造模式为基础。PrimeYield能够在投片之前预测与矫正会对制造有所影响的设计形态，因此预防了制造公差所衍生的问题，让设计业者可以顺利改进在65纳米设计中对于可制造性问题的掌握。因此，制造厂商就能够提升工艺效率，以及把良品率的损失降到最低。

同时，PrimeYield也可让设计业者预览会影响到65纳米及其以下产品可制造性所面对的问题，而且利用与设计执行工具的连接，迅速并容易地矫正这些问题。也就是说，它提供了极重要的工具组，让设计者在投片前就能更正与修改设计。

在65纳米及其以下的设计流程中，芯片的生产对工艺问题极为敏感，例如微影错误(lithography errors)、化学机械研磨(CMP)，以及粒子所导致的缺陷(particle-induced defects)等。为了处理这些关键问题，PrimeYield设有下列模块专门来响应：lithography compliance checking (LCC)，它可以在设计过程中及早向使用者指出潜在的微影错误与工艺变异效应(process-variation effects)；Model-based CMP，它可找出与分析不均匀的金属填方，而这类不均匀的问题都是造成先进芯片设计中失误的主因之一；以及关键面积分析(CAA)，它可以针对设计布局中有较有可能产生良品率问题的区域，进行分析与改进。

除了提供高精确度之外，PrimeYield还可与设计建置工具紧密连接。PrimeYield可在新思科技先进的实体建置解决方案IC Compiler中提供自动除错功能，以及在Star-RCXT工具之中驱动精确的寄生撷取(parasitic extraction)。它也包括了对于Star-RCXT撷取工具与PrimeTime静态时序分析(static timing analysis)工具的提升，进一步强化了设计与制造之间的关联性，有助于65纳米及其以下良品率的提升。同时，这项目前在频率签核(sign-off)方面最佳的解决方案，也能改进设计强韧性与提升参数化良品率。