Quartus 6.0工具套件适用于复杂的高密度FPGA设计

随着设计复杂程度的提高，现场可编程逻辑门阵列(FPGA)工具与设计流程看起来越来越像ASIC设计。Altera公司近期推出的Quartus 6.0工具套件便是为这种趋势推波助澜。该工具套件中包含的一个时序分析仪，为下一代65纳米FPGA设计铺平了道路。

TimeQuest时序分析仪成为一大看点

Quartus 6.0工具的一大看点就是TimeQuest，它是一种基于行业标准的Synopsys设计约束(SDC)格式的静态时序分析仪，能够更加灵活地用于应对时钟复用设计和有源同步接口的挑战，未来还将具备处理芯片变异(on-chip variation)等问题。

虽然没有其它新型器件与Quartus 6.0一起发布，但该工具套件中的TimeQuest时序分析仪将为下一代FPGA提供支持，Altera的软件与Nios营销总监Chris Balough透露。“TimeQuest以及我们采用的SDC格式，非常适用于复杂的高密度FPGA设计，也使我们为即将推出的65nm器件作好了准备。”他表示。

FPGA设计师过去能以相当简单的时序模型应付许多年，Balough指出，但如今他们到了这样一个阶段：器件密度、性能和复杂度提出了更多的要求。他表示，特别是有源同步和时钟复用设计等挑战暴露出了现有的时序约束格式的缺陷。

但Balough强调，Altera并没有放弃该公司已有的传统静态时序分析仪，因为传统的时序分析仪将继续适用于大多数如今正在交付的FPGA。他指出，对于拥有SDC背景或是采用现有工具设计高密度的复杂器件时面临局限的用户来说，TimeQuest分析仪可视为一种可选功能。

SDC的一项显著优势就是大多数ASIC设计师都在使用它，使其成为正在转向FPGA设计的ASIC设计师的一项很自然的选择。此外，SDC也提供了一种更加“精确的”语言用于定义时序关系，Balough说。例如，在6.0版本中，Quartus可对Altera的HardCopy结构化ASIC系列的上升/下降时间进行建模。

Balough承认，Altera仍然没有决定以何种程度为FPGA提供上升/下降时间建模，但就最低限度而言，Quartus 6.0所采用的SDC格式就提供了这种功能。与此相似，SDC可对芯片变异进行建模，但Altera公司尚未向其用户提供这项功能。

但是，Quartus 6.0版本却提供了一种更简易的有源同步FPGA到DDR接口建模方法。这种模型要求对一个信号与另一个信号进行关联控制。Balough表示，没有SDC，那会是一个迭代过程；而采用SDC，时序分析仪就可对这种关联自动进行管理。

Quartus 6.0也对复用时钟提供了更好的支持。Altera软件技术营销高级经理Alessandro Fasan表示，若采用传统的时序分析仪，用户不得不为每个操作模型编写约束，但若采用SDC，用户仅须编写一次约束，告诉时序分析仪该采用哪条通道来分析给定时钟频率即可。

Balough指出，TimeQuest为所有时序报告提供了一个独立栖所，而传统分析仪的时序报告通过其它用户功能分散提供。因此，TimeQuest对如何报告时序可进行更加灵活的控制，他说。TimeQuest具备一个新的特性，即可使用用户输入的参数，从GUI本身生成的SDC约束。

TimeQuest仅支持Altera的器件，并不具备Synopsys的PrimeTime静态时序分析工具的全部功能，后者是应用得最为广泛的ASIC时序分析仪。但Balough表示，Altera为用户提供了使用PrimeTime的选项。“Quartus 6.0提供了PrimeTime接口，该接口需要用户进行少量的手工干预，但这种干预在下一版本中将不复存在。”他说。

其它特性

Quartus 6.0具有一个项目管理器界面，据称可简化团队设计(team-based design)。该版Quartus的其他改进之处包括：支持SystemVerilog、 增强的I/O引脚规划器，以及面向印刷电路板信号完整性建模提供Stratix II单端输出HSpice模型。

Quartus 6.0扩展了对团队设计的支持，这种特性是在此前版本中提供的增量编译特性基础上的延伸。增量编译功能使用户可对设计进行划分，细化为对综合进行物理与逻辑划分、布局，以及布线。然而直到现在，这种划分需要经历“相当细致的手动过程。”Balough指出。

Quartus 6.0的团队设计特性中，包括一个用于管理器件资源与时序预算的项目管理器界面。当设计模块在最顶层就结合在一起时，该界面提供了一种可免除资源冲突之虞的途径，使得对项目进行细分更为容易。Balough指出，这对于成员分布在不同地理位置的设计团队来说，具有更为显著的价值。

Quartus 6.0提供的新功能还包括支持SystemVerilog语言。Fasan表示，目前Altera支持IEEE 1800-2005 SystemVerilog标准中的设计实现结构，且正权衡在后续版本中将支持哪些验证特性。

此外，Quartus中的I/O引脚规划器功能有助于用户确保他们的引脚排列合乎规则，但早前的版本则要求完整的网表。据Balough称，在新版本中，用户仅需要鉴别他们想要使用的IP即可。

Altera还将首次发布HSpice模型，以此瞄准PCB和信号完整性工程师应用，因为这些工程师需要确保FPGA放置到电路板上后能够正常工作。但在此次发布的6.0版中，只局限于提供Stratix II器件的单端输出HSpice模型。“这还是第一步。”Balough表示。

Quartus 6.0的其它新特性瞄准SignalTap II调试器。这些特性包括上电自动触发特性、改进的Matlab接口，以及Nios II CPU SignalTap反汇编插件。

Quartus 6.0软件现在有售，每项固定节点PC授权的年费为2,000美元。

作者：葛立伟