灵活的频率选择满足复杂的系统时钟设计

随着电子技术的进一步发展，目前在大多数通讯系统、无线基站、计算服务器、视频广播，以及消费电子等应用中，系统需要整合的功能越来越多，要求的性能也越来越高，因而时钟系统的设计也随之越来越复杂。有的系统甚至需要用到10个以上的时钟。简单一刀切的设计方案已无法满足这种系统时钟的设计需求。

IIC-China 2013开展首日，Silicon Labs的技术牛人黄云腾博士为IIC观众们带来一场精彩的技术应用课程(TAC)：《系统时钟策略：灵活的频率选择和可自定的时钟方案》，并且受到现场观众的热烈回应。

针对文章开头提出的问题，由于系统中将用到多颗SoC、带多个扩展口、通讯协议，也可能存在多个无线标准，因此，对于石英、晶振、参考时钟、引脚的要求和指标都将各不相同，这让时钟树的设计变得棘手。黄云腾博士表示，Silicon Labs拥有全面的一站式供应的时钟供应服务，从不同价格/性价比、频率控制到时钟处理及分配IC，Silicon Labs都提供产品覆盖各种应用的各种需求。

Silicon Labs提供时钟需求的一站式供应服务

第2页：工程师如何选择最佳频率控制源及最佳时钟树分配方案

第3页：DSPLL技术获得传统方案不能实现的“任意频率”的输入和输出

第4页：Silicon Labs三大方案 时钟树设计或不再那么麻烦

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本次TAC演讲旨在探讨如何在众多诸如离散共振器、晶体震荡器、MEMS震荡器、扇出缓冲器、时钟综合器等选项中，为工程师们的应用设计选择最佳频率控制源及最佳时钟树分配方案。

黄云腾博士认为，合理利用这些控源及时钟分配IC，便可以帮助设计工程师们实现系统的“低成本/高性能”的优化目标。

Silicon Labs解决方案: 4 颗IC

第3页：DSPLL技术获得传统方案不能实现的“任意频率”的输入和输出

第4页：Silicon Labs三大方案 时钟树设计或不再那么麻烦

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在有些情况下，系统可能只需要无源共振器，而在其他很多系统中，采用集成时钟芯片可以在简化物料清单，降低物料成本，增强系统性能，配置灵活性及可测试性等方面带来很多优势。

Silicon Labs由于拥有其独特的DSPLL技术而能够获得传统方案不能实现的“任意频率”的输入和输出。

DSPLL的技术优点

第4页：Silicon Labs三大方案 时钟树设计或不再那么麻烦

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使用灵活的任意频率XO/VCXOs

低抖动时钟缓驱零延迟缓驱

任意频率差分输出+ LVCMOS时钟发生器

由于Silicon Labs在上述各个方面的努力，或许时钟树的设计也就变得没有那么麻烦了。

演讲嘉宾：

黄云腾博士，Silicon Labs商务拓展总监

黄博士前后效力芯科科技12年，担任过各类重要的技术及管理工作。他曾带领设计团队开发了多款极具创意的时钟芯片，广播音频芯片及无线通讯芯片。作为杰出工程师及商务拓展部长，黄博士当前负责公司的长期战略投资及新产品策划。在被芯科收购之前，他曾于2006至2007任深圳核源总裁及之后的深圳芯科总经理至2008年。黄博士是29项美国专利的发明人，并发表过12篇IEEE技术论文。他从俄勒冈州立大学电机系获得博士学位，上海交大获得电子工程学士学位。此外，他还拥有宾西法尼亚大学沃顿商学院的工商管理硕士。

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