Cadence设计工具力助意法半导体成功流片20nm测试芯片

Cadence设计系统公司日前宣布其已助STMicroelectronics的一款20纳米测试芯片成功流片，采用定制模拟与数字方法学，实现20纳米高级工艺节点的混合信号SoC设计。两家公司的工程师紧密合作开发技术，使用含有Cadence Encounter和Virtuoso平台的方法进行设计、实现与签核，以及开发基础IP和一个面向20纳米工艺的基于SKILL的工艺设计包(PDK)。

这次20纳米成功流片是业界的一个里程碑，Cadence作为一家领先企业为20纳米工艺提供了端到端的混合信号设计流程。作为此次合作的一部分，STMicroelectronics已经应用了Cadence 20纳米全流程、物理IP库和相关PDK。

“在20纳米节点，定制模拟IP创建与数字实现的互相依赖性非常高，最理想的方法学应该涵盖混合信号芯片设计、验证和实现的定制模拟和数字方面，”Cadence硅实现部研发高级副总裁Chi-Ping Hsu博士说，“通过两年来的合作，Cadence和STMicroelectronics成功采用了一种高效方法学与设计自动化解决了设计复杂混合信号SoC的需求。”

ST将Cadence Virtuoso Layout Suite应用于包括基础IP、PLL和视频DAC的定制IP开发，对其自动布局布线。为了确保结果的精确性，设计师使用一个20纳米PDK实现高级功能，比如Modgens、约束和空间式布线(space-based routing)。Encounter数字实现(EDI)系统提供了20纳米物理实现功能进行流片，解决布局、优化和布线时的20纳米工艺所需。

“我们致力于提供20纳米的混合信号SoC设计功能，需要对模拟和数字设计方法学都有深入了解的合作伙伴，” STMicroelectronics技术研发部高级副总裁Philippe Magarshack说，“我们在20纳米开发初期就选择了Cadence，今天的里程碑证明了合作的成功。”