ISPD探讨65纳米节点IC工艺可变性解决方案

各大高校和半导体制造商在CAD领域进行的深刻研究，形成了崭新的IC工艺可变性解决方案。不久前在美国举行的国际物理设计研讨会(ISPD)上，与会者所做的陈述报告为65纳米及以下节点的芯片设计带来了新的希望。在这些节点上，温度、电压和工艺变化对芯片的时序、可制造性以及良率都会带来巨大的影响。

用来解决可变性问题的设计工具才刚刚起步，而且通常很难从代工厂获取工艺统计数据。在本次研讨会上，一篇论文提出了消除代工厂和设计人员间鸿沟的方法，阐述了晶圆厂如何在空间相关性基础上对工艺变化进行建模，从而为统计时序分析仪等工具提供测量数据。该论文荣获了ISPD 2006最佳论文奖，文章作者分别来自加州大学洛杉矶分校(UCLA)和IBM研究中心。

“工艺可变性是本次会议最大的独立主题。”ISPD 2006的大会主席Lou Scheffer介绍，“随着工艺尺寸的不断缩小，可变性已经逐渐成为所有人关注的问题。”Scheffer目前任职于Cadence Design Systems公司。

图：空间变化影响到达时间，相关的门长度减少了时序可变性

“可变性在设计中是应该受到关注的头等问题。”Cadence公司的CTO Ted Vucurevich在进行主题演讲中表示。他指出，过薄的栅氧化层使得一个原子的改变就能引起25%的基板电流变化。此外，他还提及，器件工作模式也已成为可变性的一个来源。比如，手机芯片根据通话、播放视频或显示图像等不同状态，会显示出不同的“热点”。

Vucurevich认为，解决这些挑战需要新一代的EDA架构。他表示，当前的CAD架构实际上仍是按综合、布局、布线等基本明确步骤进行的排序。而现在需要的是一种“端对端”方案，可以同时进行物理、电子和逻辑各方面的操作。为了创建这种架构，并发应用必须在共享的存储器中相互作用而且以高性能彼此协作。

评估空间相关性

在陈述这篇有关空间相关性提取的ISPD“最佳论文”时，UCLA的博士生Jinjun Xiong表示，纳米级制造中的工艺变化对设计优化和签字确认(signoff)都有着巨大影响。他引用早前的工作来证明，工艺变化可能产生20%的时序变化和25%的泄漏功率变化；在电路调协中，这些可能意味着20%的面积和17%的功率差异。

UCLA的这项研究工作集中在裸片内的空间变化上。Xiong解释，空间相关性十分重要，因为器件的位置越近，它们相似的可能性就越高。早期的工作显示，不考虑空间相关性可能导致30%的时序差异，而空间变化可能占总体变化的40%到65％。

统计时序分析技术假设所需的空间相关性信息预先已知。但获得该数据的唯一精确方法就是从芯片测量中提取，该论文的作者表示。“我们遗失了一个环节，那就是提取有效空间相关性模型的技术，”Xiong表示，“这一遗失环节正是我们的研究目标。”

这篇文章概述了一种可靠的空间相关性提取技术，该技术考虑到了不可避免的测量噪声。实验结果基于随机抽样法(蒙特卡罗法分析)，据称面向提取工艺变化的误差低于10%。“EDA工具需要数据，”Cadence的Scheffer指出，“晶圆厂有数据，却没有模型。从代工厂已有数据中提取可用模型的想法是一大贡献。”

UCLA还有一篇论文描述了一种考虑到工艺变化的缓冲器插入(buffer insertion)算法。与传统的确定性方案相比，这种算法号称可把时序改进15%。

平滑分布

许多人都把统计时序分析视为IC物理设计的下一个重大步骤，但它也有某些局限性。现有算法一般都假设工艺参数具有平滑的高斯分布，而且变量是线性工作的。但真实的硅片并非如此。

威斯康辛大学电子和计算机工程系的教授Charlie Cheng提出了一种利用二次方程式对非高斯参数进行建模的方法，以及一种为了统计参数分布而对“置信区间”进行分析的系统方法。例如，97%的置信区间显示，“真实平均数”会落在分布曲线内的概率为97%。参数也许是非高斯的，但平均值估算却可能接近高斯值。

IBM 研究中心的研究员Ann Gattiker指出，在付运前发现缺陷的能力至关重要，但却常常被忽略。她提出了付运产品质量等级(SPQL)的概念，作为表征残次品占总付运产品比例的基准。

“良品率的增加会提升SPQL，但这并非全部。我们在测试中需要考虑故障机制的可检测性。与我们合作可以实现可测试性。”Gattiker告知装配CAD研究人员。

作者：葛立伟