逻辑处理器制造技术中的平衡艺术

作者：Arabinda Das

高级技术分析师

UBM Techinsights公司

目前，逻辑处理器的制造技术正在快速向更先进工艺节点演进。例如，今天市场上已有7家逻辑器件制造商采用45nm节点工艺生产产品。在这些制造商中，Intel是唯一一家拥有32nm节点产品(Intel的Westmere CPU)的公司，而其他一些公司正在准备向2x节点进军。所有这些处理器体现出的技术水平有很大区别，并且在向45nm节点发展过程中显示出了不同的工艺创新。这些处理器用于不同的应用。例如，苹果公司的A4处理器(由三星公司制造)用于iPhone 4和iPad；IBM-索尼的45nm处理器是为Playstation 3而设计；松下处理器则是为高清视频刻录机开发的。尽管存在应用差异，但这些处理器有一个共同点：对于所有制造商和每种新技术节点来说，器件性能都要比自己的前代技术节点有所改进。当然这是由缩放规律决定了的可预知事件。

这种缩放规律是1974年IBM在IEDM会议上发表的一篇论文中提出的，该论文的题目是“具有非常小物理尺寸的ION植入型MOSFET设计。”这篇论文指出，如果在缩放MOSFET物理尺寸的同时保持恒定的电场，那么MOSFET的其它各种性能参数都能得到改善。然而，随着器件进入亚100nm范围，必须考虑其它一些因素。根据缩放理论，工作电压(OV)应按器件尺寸同比例的调节，以便保持内部电场不变。另一方面，OV必须大于CMOS器件的阈值电压，而阈值电压不能再进一步降低了，因为漏电流成为了主导因素。这样，对于最后几种技术节点来说，OV必须改变到低于缩放规律期望的值。因此为了适应会影响载流子迁移性并增加短沟道效应风险(SCE)的高电场，必须引入新的工艺机制，并作出足够好的折衷。

在传统的体硅CMOS晶体管中，减少沟道渗杂水平会导致载流子迁移性的提高，但也会牺牲短沟道效应(SCE)，反之亦然。然而，在亚50nm工艺节点，许多其它参数相互间都有影响。即使局部应变不同，器件属性的优化通常也极具挑战性。同样，根据缩放规律的预测，在较小的尺寸时，即使栅极电介质也不会缩放。较薄的栅极电介将导致更大的电容，而更大的电容会导致更大的驱动电流，因为电流是栅极电压与电容的函数。但目前较薄的栅极氧化物电介质具有很低的击穿电压，由于隧道效应比较容易受漏电流的影响，因此需要新的栅极电介质类型。栅极绝缘膜厚度的减小和针对某种工艺的最小尺寸已经达到这样的程度：器件性能的进一步改进，特别是迁移率的提高，取决于收缩以外的其它任何措施。另外，NMOS和PMOS器件迁移率的差异迫使制造商要针对PMOS器件做专门工作。一般来说，对于每种新的技术节点，特别是当栅极长度缩短到50nm以下时，所有IC逻辑制造商必须不断调整他们的工艺流程(通常以创新的方式)，并且必须处理好前端中存在的以下课题：控制短沟道效应； 提高空穴迁移率；减小栅极电阻；减小栅极氧化物厚度；或增加栅极电容。

在UBM TechInsights公司最近发表的一份报告中，有一个关于全球领先的7家逻辑器件制造商的比较研究结果，有助于理解这些公司是如何应对上述挑战的。报告中比较了以下产品的工艺技术：Intel的32nm，Intel的45nm，AMD的45nm，IBM-索尼的45nm，飞思卡尔的45nm，台积电的45nm，三星的45nm和松下的45nm。其中一些制造商是通用平台联盟计划的成员，因此在他们的器件中整合了一些发展成果，同时引入了一些还没有与他人共享的独特性能。

有别于常见工艺缩小技术的首批主要工艺步骤之一是绝缘硅(SOI)概念的引入。这是IBM在其0.25um器件中引入的概念，其MOSFET的有源区与硅体之间被一层掩埋式氧化物(BOX)所隔开。根据这一概念，源极和漏极面积被显著缩小，耗尽区宽度受到栅极和BOX之间的一薄层硅所约束。SOI减小了寄生电容，还在短沟道效应(SCE)方面带来了一些好处。同时也引入了像应力工程等其它技术，以增强晶体管特性，例如，分别在NMOS和PMOS晶体管上沉积高度拉伸和压缩性的封盖层。同样，为了获得高迁移率，可以通过引入生长不同晶格失配材料而产生张力的外延附生方法修改硅的属性。Intel引入了凸出源极和漏极的概念，对栅极电介质层以下的区域进行蚀刻，并填充SiGe外延。

然而，当栅极长度进一步缩短至50nm以下时，单靠一种技术将不足以应对器件属性挑战，因此必须开发出几种技术的组合。举例来说，Intel公司使用应变硅和使用金属栅的高K电介质(HKMG)，因此在前沿技术领域始终保持着领先地位。切换到高K值电介质是一种可行的解决方案，因为如果R是电介电常数与氧化物介电常数之比，那么这种电介质层的厚度可能要比氧化物层厚R倍，并且仍然能产生相同的电容，但漏电流会低得多。这是Intel公司在前两种工艺节点已经实现了的技术，而且表明32nm的器件性能甚至高于45nm的器件。然而，高k值需要金属栅兼容工作功能。虽然IBM通用联盟平台在最新技术中将SOI和凸起源极与漏极组合在一起，但台积电仅选用采用外延SiGe的凸起源极与漏极。最令人惊奇的是，三星和松下甚至不使用SiGe或SOI技术，仍只依赖于沟道定向。参考图1。通常器件的定向有利于电流沿着{100}硅片上指示的<110>方向流动。在这种方向，电子和空穴的迁移率对拉伸应力十分敏感，实际上以相反的方式起反应，因此针对NMOS和PMOS必须使用不同的应变工具。将(100)硅晶圆旋转45o，晶体管沟道变成与<100>方向对齐， 样能提供更高的空穴迁移率。另外，这种方法可以缩小PMOS尺寸，消除为不同的器件准备不同的PMOS和NMOS应变工具的复杂工艺步骤。图1显示了普通外壳和旋转后的基板外壳之间的区别。基板中平面层之间的角度也不同，导致变化的晶格常数。有人可能猜测，简单定向并不能提供和凸起源极/漏极与高k值电介质和金属栅的组合相同的性能。然而，没有完整的电气特性，我们将很难去了解或推测。

图1：正常沟道方向和旋转后的沟道。

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随着器件工艺尺寸继续缩小，不仅需要在门级开展新的工艺创新，而且在每个模块级也要进行工艺创新。图2显示了所分析的8个器件中的4个的局部互连SEM横截面。局部互连随晶体管一起缩放，因此在信号时延方面会出现缩短或余量增加。所有这些先进的器件都使用几种应变工程技术。这些器件使用应变工具修改FET性能。所有器件使用预金属电介质(PMD)模块中的多种电介质。触点宽度、间隙和触点电阻对器件性能来说都有重要的影响。

图2：有源区域(PMOS)和局部互连的SEM横截面。

对于全局互连而言，挑战在于减少互连的传播延时，这种延时由电阻与电容的乘积进行表征(称为RC常数)。为了减轻RC挑战，大多数逻辑IC制造商引入低k电介质。一些制造商甚至引入超低k材料。随着尺寸越来越小，保持铜的体电阻系数变得越来越困难，因为晶界和侧边的散射会增加电阻系数，反过来又受到工艺加工的影响。更高的电阻将导致更高的热效应，最终影响可靠性。

至今在减少加工期间的电介质损坏(它会影响总体电容)方面有了很大的进步，对电阻而言，所有这些领先的8种产品仍是使用基于铜和钽的势垒。在缺少可行的替代物情况下，设计师尝试通过采用不同的方法设计芯片来减轻RC挑战。通过比较几种器件可以发现，有两种常见策略被制造商们用于互连。一种方法是使用更多的金属层，以便热量更多地从器件散发出去，另一种方法是使用更厚的金属线来承载更大的电流。最后一根金属线的横截面面积与第一根金属线的横截面面积之比确定了风扇或分支比。例如，对大多数器件来说，金属－1的宽度接近栅极长度，在几百个埃米左右，而最后一根金属线的宽度一般在微米级。如果采用横截面面积(金属宽度x高度)，那么第一根金属线和最后一根金属线之间的差别会更大。

通过比较几种器件可以发现，与金属层数量较多的器件相比，金属线数量较少的器件在顶端的金属线通常更厚。金属层数量和分支比与散热和功耗有关。针对散热的封装要求，包括散热器和外部冷却方法，已经成为互连策略的组成部分。例如，最后的金属材料(铜或铝)会影响封装工艺流程。对来自7家领先制造商的8种产品进行比较可以发现，同一器件制造商的两种连续技术节点之间的工艺复杂性也在增加。同时，采用新工艺节点的成本也在迅速增加，这可以从用先进节点实现的新工艺技术中推断出来。

未来，可能必须为特殊应用设计处理器。所有处理器都采用前沿技术制造也许太过昂贵，而且不太值得。最近，像松下和台积电等几家制造商已经宣布，他们几乎已为2x节点(20nm至29nm之间的任意节点)做好了准备。一些公司甚至宣称，他们将在其中几个工艺节点推出高k值电介质与金属栅(HKMG)。随着制造商从一代工艺技术转向下一代工艺技术，新的突破性创新很快就会推出，发展远景令人期待。

本文来自《电子工程专辑》2011年11月刊，版权所有，谢绝转载。