高性能转换器时钟技术向高速数据时钟发展(II)

本文第一部分主要讨论了数据转换器系统的时钟需求。这些系统中的时钟通常被称为“转换器时钟”。而在高速数据网络中，发送和接收功能的实现并不需要数据转换。这些系统能够可靠地传送预先数字化的数据，因此将其归类为“数据时钟”更为恰当。下面将以网络线卡时钟系统为例讨论数据时钟应用。

有线网络时钟

线卡时钟是目前流行的一种网络时钟应用，根据具体传输协议要求有多种实现方法。图1是一个单通道线卡收发器的常见例子。

图1：收发器线卡时钟系统的一般配置。

线卡时钟系统的输入参考时钟有两个来源：一个是从主定时卡通过背板输入的时钟；另一个是从网络接收的同步信号中恢复出来的时钟。输入参考时钟先经过抖动滤除、频率转换，然后分配给成帧器、前向纠错(FEC)和串行解串器(SERDES)模块。在发送部分，成帧器将通过背板收到的数据映射为满足所用协议(SONET、千兆以太网等)的帧。成帧器中还可以增加前向纠错(FEC)编码功能。经过成帧和编码的并行数据在时钟作用下进入串行器模块，然后转换成高速串行数据流。这个数据流可以直接通过电传输线发送出去，或送入光模块，由光模块将这个电信号转换成光信号再通过光纤传输。

接收过程基本上是与发送相反的过程，只有一个例外，即在传输线接口或光模块中使用了时钟和数据恢复(CDR)电路，用于从输入数据信号中提取接收到的参考时钟。如前所述，这个时钟有时被用作发送部分的参考时钟。这种线卡拓扑和定时机制在实际应用中还有许多变化，但重要的一点是，这是一种直接数据时钟技术，而不是数据转换时钟技术。

对转换器时钟来说抖动是关键的技术指标。同样，有线通信链路中的高抖动时钟也会导致误码率性能变差。接下来探讨一下网络时钟的抖动要求。可以这么说，线卡时钟的抖动要求没有无线收发器卡那么严格。这对目前在用的大部分网络数据速率来说的确如此。不过随着数据速率的不断提高，抖动要求也会越来越严苛，并开始接近许多转换器应用的要求等级。

下面来看一个例子，即SONET OC192设备接口的抖动要求。为了确保互操作性以及网络设备性能等级的一致性，相关的网络标准组织对这个接口的抖动要求作了规定。这个抖动被定义为输出抖动，是指在没有任何输入抖动的情况下网络接口上的抖动(见图1中的Tx信号)。在这种情况下，Telcordia GR-253 Release 4文件规定了OC192在两个抖动积分范围内的Category II输出抖动要求。在20kHz至80MHz范围内，最大抖动规定为0.3单位时间间隔(UI)峰峰值。在4MHz至80MHz范围内的最大抖动规定为0.1UI峰峰值。1个单位时间间隔等于线路速率的倒数。OC192的线路速率是9.95328Gsps，因此20kHz至80MHz范围内的抖动要求为30.14ps峰峰值，4MHz至80MHz范围内的抖动要求为10.44ps峰峰值。GF-253使用10这个比例值将抖动的“峰峰值”转换成RMS(有效值)，因此在上述这两个范围内的最大RMS抖动值分别为3.104ps和1.0046ps。

定义指定带宽(20kHz至80MHz)范围内的抖动指标的原因是，超过这个范围的任何抖动频率分量对有效系统性能的影响可以忽略不计。80MHz以上的抖动分量将被接收器频带限制电路大幅衰减，而低于20kHz的抖动分量大部分可以被接收器跟踪，因而不会对系统误码率造成显著影响。对20KHz截止频率假设具有20dB/10倍频滚降率的高通响应，而对80MHz截止频率假设具有60dB/10倍频滚降率的低通响应。

为了全面了解OC192系统时钟抖动要求，我们必须考虑所有影响抖动的因素。图2显示了OC192系统中完整的发送器时钟系统。

图2：包含SERDES PLL时钟乘法器的发送线卡时钟系统。

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线卡时钟为串行器中的PLL时钟乘法器提供一个622.08MHz的参考时钟输入。PLL将这个时钟乘以16得到9.95228Gsps的接口频率，然后以这个速率输出数据。GR-253规定了网络接口的抖动指标，因此不仅需要考虑SERDES时钟乘法器产生的抖动，还要考虑Tx时钟发生器产生的抖动。为了衰减其内部VCO噪声，SERDES时钟乘法器PLL的环路带宽可以做得相对宽一些。这就要求线卡时钟非常干净，因为其抖动的很大一部分将直接传递到没有设置滤波的输出端，从而直接影响接口处的抖动。理想的情况是Tx时钟发生器对总抖动的影响很小。换个角度说，由于Tx时钟发生器引起的抖动应该占总抖动“预算”中的很小部分，这样可以给线卡设计师设计SERDES时钟乘法器PLL提供最大的余量和灵活性。图3给出了运行在622.08MHz的Tx时钟发生器的相位噪声图。

图3：622.08MHz下时钟芯片的相位噪声。

正如本文第一部分提到的那样，相位噪声可以在指定抖动带宽上积分，然后转换成RMS抖动值。表1提供了整个OC192抖动积分带宽上的时钟IC下以及几个假设SERDES时钟乘法器环路带宽值下的最终积分抖动值。从表1可以看出，在所有情况下相对于网络指标都有一个很大的抖动余量。需要指出的是，在考虑SERDES时钟乘法器对抖动的影响时，抖动必须以和的平方根(RSS）1形式增加进去。比如在12KHz至80MHz、10MHz环路带宽的条件下，假设SERDES时钟乘法器产生500fs的抖动，那么累积抖动将是(5002 + 6502)1/2 = 820fs。相对网络接口要求而言，这个数据仍然具有相当好的余量。

表1：在各种SERDES PLL环路带宽设置条件下时钟芯片的抖动值。

人们也经常使用眼图分析数据网络中的时钟抖动。眼图能够直观地指示时钟和采样数据之间的时序余量。抖动值越大，眼图就越小，时序余量也越小。过大的抖动将导致特别窄的眼图和很高的数据时序错误概率。图4(a)是采样随机数据流时存在很大抖动的实际时钟眼图。其中上升沿和下降沿宽度表明了过零点的时间变化或抖动值。图4(b)是同样的信号在时钟经过具有窄幅环路带宽的时钟转换器“滤除抖动”后的眼图。

图4：(a)时钟抖动较大时的眼图，(b)使用低环路带宽时钟转换器1滤除抖动后的眼图。

图5是上述例子的实际应用框图。其中线卡接收部分的数据流含有时钟信息，这个数据流在传输过程中累积的各种损害将导致恢复时钟出现很大的抖动。在“线路定时”应用中，这个恢复时钟将经过抖动滤除，然后再用作发送时钟发生器的参考时钟。

图5：Rx线卡时钟系统表明，恢复时钟先被滤除抖动后再用作Tx时钟发生器的参考时钟。

线卡和无线收发器卡上的总时钟系统拓扑是类似的。在这两种情况下，参考时钟都必须先经过抖动滤除，然后通过PLL转换成更高的频率，再分配给多个通道。一般来说，线卡上要求的通道数量较少。而且在许多情况下线卡时钟要求的输入频率都要比转换器时钟高。这是因为这些线卡需要处理来自SERDES的恢复时钟，这个时钟频率可能高达600MHz至800MHz。与收发器卡时钟相似的是，线卡时钟也经常需要产生多种不同的时钟频率给不同的功能模块使用，而且同样要求PECL和LVDS输出进行混合。

线卡时钟系统的最新发展趋势是需要提供各种不同的输出频率组合，以支持所用的各种协议。目前业界一般认为最终的网络将是具有光DWDM功能的纯以太网系统。然而，目前仍有大量基于传统TDM的SONET/SDH设备在使用，因为运营商还在开展与这些传输技术相关的可赢利业务。

以太网是一种更高效得多的数据业务传输技术，而数据业务现在已经超过语音业务成为主要的网络业务。

为了适应以太网协议在整个网络中应用的增长，同时继续支持传统的TDM系统，如今已有大量被称为“多业务传输设备”的设备被部署使用。不仅支持SONET/SDH和以太网接口，而且支持光纤通道和GPON/EPON的多业务设备已经被开发出来，并在不久之后将投入使用。

这就要求网络时钟在频率转换功能方面非常灵活。例如，要求一个线卡从单个参考频率产生SONET和千兆以太网速率以及各自的FEC速率已稀疏平常。要想满足这个要求，要么采用小数N分频PLL方法，要么采用具有深度分频比的整数N分频PLL。小数N分频方案天生就比较灵活，因为能够保持最佳的环路带宽。采用一个具有深度分频比的整数N分频方案进行转换比较困难，它要求PFD的运行频率足够低，以至于保持正确的环路动态都可能出现问题。目前时钟供应商的做法是采用基于小数N分频的时钟技术，甚至采用直接数字频率合成(DDS)技术。虽然大家都知道这些技术与标准的整数N分频PLL时钟技术相比会产生更多的杂散信号，但现代的实现方案具有足够低的杂散信号，因此这些技术是可行的。这些杂散信号可被控制得足够低，以致在用高斯滤波器对其积分后，它们对网络抖动指标的影响通常很小。

网络中最独特的时钟特性与为了增加系统可靠性而做的配置有关。运营商根据合同必须提供指定等级的服务质量(QoS)。这样，大量网络基础设施投入使用时应该：

1)在整个网络中达到和保持精确的频率同步。

2)提供同步系统冗余度，允许切换到备用系统以尽量减小网络中某些部分发生故障而造成的影响。

3)提供网络系统监视功能，以便快速诊断和解决网络问题。

网络中的时钟被指定为不同层次的等级。

时钟等级表明了时钟在网络同步分层中的位置。一级时钟是最高等级时钟，为整个网络提供基准频率。自由振荡的一级时钟精度为10ppt(万亿分之一)。这些时钟被称为主基准时钟(PRC)或主基准源(PRS)，它们采用铯束振荡器(CBO)取得规定的精度等级。许多网络节点从GPS卫星获取PRC时钟源，这些GPS卫星有多个CBO板载时钟，并且这些时钟被不断更新以符合国家标准。从GPS卫星提取PRC的站点只需要成本较低的接收器，这比提供专用的现场CBO基准时钟要经济得多。

二级和3E级时钟被用作楼宇综合定时系统(BITS)时钟。这些BITS时钟在站点内用作PRC可跟踪同步基准的单一接收方。这些站一般是中心局、数据中心或安装有需要网络同步的设备的其他站点。BITS时钟可以向所有其他站点设备提供同步。这里所说的其他设备的时钟等级更低，并且从属于BITS时钟。

随后的三级、四级和4E级时钟可以被定义为从属时钟或设备时钟，是网络中使用最广泛的时钟。它们被用于交换机、路由器和分/插复用器等被称为网元(NE)的设备中。用于网元的一个完整定时系统例子见图6，它由一个主定时卡冗余对和具有冗余输入的多个线卡组成。相关标准规定了网元的时钟要求，因此要由时钟设计师来决定如何使包含定时卡时钟和线卡时钟的复合时钟系统满足标准要求。

图6：完整的定时和线卡框图。

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三级、四级和4E级时钟都有规定的精度、稳定度、牵引入(pull in)和保持入(hold in)范围，以及对应其分层位置的滤波性能。

下面将对几个关键的网络时钟要求进行简要概述。根据时钟等级不同，这些要求会有所变化，读者可阅读参考文献3获取完整信息。

参考时钟的切换：网元中的时钟除了四级时钟外，都要求接收至少两个同步输入源。而且，当正在使用的参考时钟发生故障时，能切换到另一个备用参考时钟。参考时钟故障可能是由于参考时钟完全丢失引起的，也可能是因其绝对频率偏离规定的频率偏移范围引起的。

时钟切换可以自动也可以手工完成。当发生故障的参考时钟重新恢复并“经认证”在允许误差范围内时，通过配置应该可以切换回这个曾发生故障的参考时钟。这被称为恢复性切换。网元必须支持可恢复和不可恢复两种切换模式。由于参考时钟的切换引起的在输出时钟上产生的相位瞬变也必须得到有效控制，以避免发生下游时钟切换事件这样的连锁反应。最大允许的相位瞬变被定义为最大相位压摆率(单位ns/s)和最大时间间隔误差(MTIE)(单位秒)。

二级和3E级时钟需要一个被称为相位增建(Phase Build-Out)的相关功能。在这种情况下，PLL通过在时钟输入和时钟输出之间“增建”一个新的相位关系来吸收其输入端特定的相位变化。这样做能够有效地限制输出端发生的任何相位变化幅度。三级、4E级和四级时钟不要求支持这种相位增建功能。

保持模式：当所有同步输入信号都丢失时，时钟应切换到保持模式。在这种情况下，可以用先前捕获的数据控制输出时钟的频率。这个数据通常是时钟正常工作时获得的长时间平均值。根据不同的时钟等级，所要求的保持精度可能非常严格。例如，二级时钟要求的保持稳定度为1×10-10/天。

如此高的时钟稳定度要求使用具有足够宽输入调整字的数字控制振荡器。与模拟PLL滤波器电容上的电荷相比，数字字可以在很长时间内保持更高的精度，而且在数字域中更容易实现平均和存储功能。如同参考时钟切换一样，由于进入或退出保持状态造成的时钟输出端的任何相位瞬变都能得到精确的控制。

漂移传递/滤波：滤波指标主要用于限制从时钟输入到时钟输出的漂移转移数量。漂移被定义为时钟边沿在一定时间内偏离其理想位置的长期变化。漂移的频率范围从0Hz至10Hz，对应的技术指标是一定时间内的最大时间间隔误差(MTIE)。举例来说，三级时钟的输入漂移模板要求3Hz的环路带宽以满足规定的输出漂移模板要求。

抖动传递：抖动转移模板定义了从时钟输入到时钟输出的抖动频率响应。为了防止经过一系列系统后由于抖动的累积而超过网络接口抖动要求，系统只允许很小的增益峰值。根据不同的接口速率，可能要求PLL增益峰值在规定的频率范围内保持在低至0.1dB的水平。

漂移和抖动容限：同步信号在通过网络传送时可能会受到损害。这个容限指标主要用于规定时钟输入端未发生异常(如告警或失锁)时的抖动或漂移水平。保持锁定状态很重要，可以确保任何输出相位变化在约束范围内。抖动容限被规定为一个模板，其中以UI为单位的抖动值为一轴，抖动调制频率为另一轴。漂移容限模板用TDEV(ns)表示，它是在一段指定积分时间内对时间偏离的统计测量值，而不是积分时间。

总之，针对转换器时钟的抖动要求也非常适合用于10GHz及10GHz以上的高速数据时钟。我们希望在新一代网络中能看到这个性能指标更加统一。随着网络速率向40Gbps以上发展，抖动要求也将变得愈加严格，平均能达到200fs至250fs的无线基础设施时钟抖动要求。

普通的电路拓扑也非常相似，两种时钟都需要经过抖动滤除、上变频和分配过程。真正的差异在于其抖动滤除和支持互操作、同步与系统可靠性的功能特性是针对网络时钟系统而定义的。

本文由ADI公司供稿。

(1)

(2) ADI公司的AD9551多业务时钟发生器/转换器

(3)GR-253-Core:SONET传输系统：公共通用标准