基于FPGA的协处理器可简化ASIC仿真

在紧迫的时间要求和一次成功的巨大压力下，ASIC仿真已成为设计流程中一个关键的环节。但一直以来，设计人员在ASIC仿真方面的优选并不多。现在，许多设计人员开始转而选用一种新工具——基于FPGA的协处理器。这些可配置协处理器可帮助设计人员解决传统ASIC仿真中存在的许多问题，并更省力、更快捷地实现更精确的设计。

与从头搭建硬件相比，采用协处理器所需的启动时间要短得多。另外，因可配置协处理器与CPU间的连接紧密且延时短，故设计人员能够极快速地运行他们创建的被仿真硬件，与软件仿真器相比，速度可快几个数量级。

可配置协处理器还能更逼真地模拟ASIC实际运行的真实环境。与采用软件模拟相比，用FPGA进行仿真的设计人员将不得不更谨慎地使用设计规则。如果代码在FPGA上运行正确，那么在ASIC上运行也不会有问题。

例如，假设一家大批量芯片制造商的设计人员打算在一款现有的ASIC设计中增加MPEG-4视频功能，以便在便携媒体设备和手机中支持新的视频功能。此例涉及若干内在挑战。MPEG-4功能要求ASIC执行一些比较复杂的算法功能，因此，需要在逻辑和算法层面进行深度验证。

虽然设计人员只需对添加到上一代ASIC上的少量MPEG-4专用功能进行测试，但自己搭建硬件的方法需要一块新的PCB来运行新设计。即使是在一个完整设计和原理图基础上展开工作，PCB设计和制造也可能要花上一个月或更长时间。

此外，设计人员还需搭建FPGA运行环境并调试全部接口和PCB，甚至要开始考虑算法。为了对有关MPEG-4转换的相对复杂的算法进行仿真，设计团队还需熟练掌握编程语言接口方面的先进技术。

现在，借助可配置协处理器，已搭建好仿真环境，所有接口也已正确建立并通过调试。设计团队可能需要的全部资源如FIFO、双口RAM以及与片外大容量存储器连接的接口，都很容易获得且都有详尽文档。另外，在被仿真的运行逻辑的硬件与根据算法验证该硬件的软件之间的接口也不会成为问题，因为软件和硬件完全独立运行于各自的环境中，而且可配置协处理器本身包含了一个软件应用程序接口，该接口带有一组易于理解的调用指令，可在二者之间传输数据。

该设计运行速度达200 MHz，所以，设计团队能在数小时内完成仿真。最终，设计团队能够在真实的硬件上以近似的速度运行实际RTL，并执行所需的全部测试案例。

作者：DRC Computer公司应用工程师Richard Povey