千兆串行器/解串器：治愈通用数据链路病疾的良方

随着包括便携式手持终端设备和大型网络设备在内的系统的发展，其将支持更高的数据吞吐量，功耗更低，可靠性也更高，并且在大多数情况下均支持更小的外形尺寸。以上所有这些，就是设计人员应该将基于 SerDes 的数据链路看作是解决其有可能要面对的数据链路问题的关键组成部分的重要原因。

近年来，通信设备厂商和消费类电子产品系统开发商一样，不得不应对其系统必须要处理和传输的数据量成指数倍增长的问题。系统设计人员现在发现，一些用于在其系统中进行数据传输的传统数据传输方法（该方法经过验证且非常有效）对于其系统必须为之服务的数据速率而言，不再行之有效。这些系统的带宽要求通常可以超过每秒数千兆。

相当长的一段时间里，系统设计人员均使用大量由单端信号技术组成的链路，例如：晶体管－晶体管逻辑 (TTL) 和 LVTTL（低压 TTL）。在那个时候，TTL 技术提供了一种在应用中传输数据的简易、低成本的解决方案。随着时间的推移，系统中的数据速率要求不断增长，设计人员为了获得其应用所需要的数据吞吐量而简单地增加信号通道的数量。这种并行通道调节方法仅仅给设计人员提供了一种满足其数据传输需要的临时解决方案。由于系统大小、成本以及功耗开始成为重要的设计要求，于是系统设计人员便开始运用差动信号技术，例如：发射极耦合逻辑 (ECL)/正向发射极耦合逻辑 (PECL) 和低压差动信号 (LVDS)。

这些差动信号技术，可以使设计人员能够增加每一条数据通道的频率，同时保持信号完整性并将其功率预算控制在一定范围之内。差动信号技术给并行数据总线带来了新的活力。但是，由于数据速率的增长与日俱增，就算是并行差动信号技术方法也无法跟上现代通信和消费类应用对带宽要求的步伐。现在，同应对小型化要求一样，系统设计人员不得不增加其系统的数据吞吐量，提高功耗（特别是对便携式应用而言）、故障安全和服务质量的要求。

对系统数据链路的众多要求日渐提高，在此情况下，许多设计人员都转向采用串行器/解串器 (SerDes) 技术，作为其过去使用的并行信号技术的理想替代解决方案。通过使用SerDes技术，数据链路设计人员可以解决困扰现代高速数据链路设计的主要问题。这些主要问题包括：

·信号完整性

·功耗和散热（散热性能）

·板级空间占用

·冗余和故障安全实施

为了更好地理解 SerDes 技术给现代高速数据链路设计带来的好处，让我们来了解一下 SerDes 技术是如何解决上述重要问题的。

信号完整性

几乎在所有系统的数据链路设计中，保持信号完整性都是其重要组成部分之一，在数据速率开始增高至每秒一千兆以上时，保持信号完整性就显得更为重要。在大多数情况下，信号完整性问题会导致数据损坏，而数据损坏又会导致系统性能降低，或者应用功能的彻底失效。在并行数据链路实施中，诸如信号抖动、信号衰减以及通道间延迟差 (channel-to-channel skew) 的问题仅仅是能够导致并行数据链路信号完整性问题的少数几种情况。

在信号抖动的情况下，单端信号技术均较容易受到噪声的影响，因为在差动信号电路中通常没有共模噪声抑制功能。系统中各种噪声源通常以信号抖动的形式出现，进而导致数据比特误差。当数据速率超过每秒一千兆时，尤为如此。在更高数据速率时，当单位间隔（占一个数据比特的时间）缩短时，时序裕度变得更小。

当使用差动信号技术的并行方法克服了一些出现在单端实施中的信号完整性问题时，其在面对诸如由并行数据线之间的不匹配引起的通道间延迟差问题时却有点力不从心。这种不匹配可以导致数据比特以非确定性次数到达目的端，从而导致出现数据比特误差和系统时间误差。同样地，不管是否使用了单端或差动信号技术，大多数并行信号方法通常不对传输的信号进行编码。编码可以用于提供直流平衡和转换密度。在没有使用编码方案的情况下，单个数据链路的数据变得易受数据模式的影响，该数据模式会出现一个“一”或“零”（数据运行周期问题）的长时间运行。通常，运行周期问题会导致数据比特的丢失。

通过使用 SerDes 技术，系统设计人员可以减少已经确认的大量信号完整性问题带来的影响。千兆 SerDes 采用了低压晶体管－晶体管逻辑 (LVTTL) 并行接口，以轻松地实现与现有并行数据源以及使用诸如电流模式逻辑 (CML) 或电压模式逻辑 (VML) 技术的高速差动串行 I/O 的连接。在大多数情况下，SerDes 器件均内置了数据编码和解码功能。这些编码机制通常使用业界标准算法（例如：8b/10b 编码）或变异算法（例如：4b/5b）。编码方法（例如：8b/10b）有助于确保串行数据流实现直流平衡，因此更不易受到前面已作讨论的运行周期问题的影响。另外，SerDes 还将时钟嵌入到了串行化的数据输出中，并对串行接收数据进行时钟数据恢复。通过使用这种方法，时钟信息可以随数据一并传输，而并非和并行数据链路方法的情况一样将时钟信息放在一条单独的数据线中进行传输。

如上所述，信号完整性问题与单端及差动并行高速信号方法有着密切的联系，而在当今的电子系统中使用 SerDes 器件来实施数据链路，则有助于将信号完整性问题最小化。

功耗与散热

现代电子系统设计在其实施方面功能正变得日益丰富，与此同时，其尺寸变得更小、功耗更低。事实上，对于当今的许多电子系统而言，外形尺寸和电池使用寿命均为重要的应用参数。系统尺寸的压缩与散热性能密切相关。出色的电源管理设计和散热管理为一个全面的系统级综合因素的结果，通常会被看作是系统划分的组成部分。

系统设计人员已经可以在降低其整体功耗要求方面迈出了一大步（主要体现数据接口层）。明确地来讲，也就是系统设计人员已经可以在他们的系统中用基于 SerDes 的数据链路来替代单端或者差动并行数据总线。这种方法极大地降低了系统功耗要求，同时能够将系统设计调节至更高的数据速率。

例如，通信系统设备的数据总线设计人员已经成功地运用 SerDes 技术来增加系统端口密度，同时保持功耗和散热预算在可控范围内。以在背板上传输 10 千兆的数据所需要的功耗为例（见图 1 和图 2）。传统的并行方法每个方向需要 ~16 条 LVDS 信号技术通道。因此，全双工环境需要使用 ~32 条 LVDS 通道（工作在 ~622 Mbps 下）。假定为一般的 LVDS 缓冲器功耗数量，那么仅该数据信号所需要的全部功耗就为 ~2W。

除了功耗以外，与基于 SerDes 的方法相比，板级空间的占用量也非常之大。 SerDes 方法利用 10GbE XAUI SerDes 技术，该技术提供四个运行于 3.125 Gbps、带有嵌入式时钟的全双工链接。一般而言，现代 XAUI SerDes 器件可提供 1W 以内的功耗。同并行 LVDS 方法相比，可节省 50% 的功耗。在那些需要支持多 10 Gbps 链接的系统中，使用 SerDes 技术的优势甚至更为明显。使用 SerDes 技术可以使通信系统设计人员能够极大地增加系统端口数量，同时保持系统功耗和散热在可控范围内，此外，还降低了系统的尺寸，以满足市场需求。

图 1 带 32 线差动 LVDS 数据的万兆背板

图 2 带 8 线差动高速数据的万兆背板

板级空间占用及系统尺寸

对于当今的许多电子器件来说，外形尺寸都是整个设计目标中的一个重要部分。对系统设计人员而言，达到目标外形尺寸的一个重要组成部分是电路板设计。特别是，组成系统电子设计的集成电路对于板级空间的占用。

近年来，通过将系统数据链路设计从以前的并行实施改为使用 SerDes 技术的串行实施，系统设计人员已经可以降低板级空间的占用。在当今的手持终端设备（例如：手机和便携式娱乐和通信设备）中使用 SerDes 技术就是一个很好的例子。如今的便携式娱乐和通信设备要求将高分辨率图像和视频数据从中央视频处理器传送到一个液晶显示屏进行显示。使用传统的并行数据链路设计方法要求电路设计人员要给大体积并行连接器分配空间，同时还要在电路板上给信号分配路由空间（见图 3）。相比之下，基于 SerDes 技术的串行链路设计方法只需要一个体积小很多的串行连接器，并且需要分配给数据信号的路由空间也非常小。在该实例中显示，使用 TI 的移动 Flatlink 3G SerDes SN65LVDS301/302，除了能够带来设计人员想要的功耗降低以外，还可以使设计人员能够节省相当多的板级空间。Flatlink 3G SerDes 有助于将并行总线从高达 27 比特减少至仅仅三个 sub-LVDS 信号差动通道。这种节省可以直接影响封装的类型，对于当今的便携式娱乐和通信设备来说，这是可以做到的。

图 3 Flatlink 3G SerDes 和并行信号实施

冗余和故障安全实施

当今的通信和任务关键的计算系统需要向终端用户提供一种高可靠性。在许多情况下，系统中断会使终端用户损失数百万美元的收入，从而降低了用户满意度，在某些情况下，还会带来安全风险。由于这些原因，通信和企业计算系统的设计人员将系统可靠性作为其整个系统设计目标的一个重要组成部分。

应该将系统可靠性尽可能地全面渗透到系统设计的方方面面。特别值得注意的方面是系统关键组件之间的数据链路。这些数据链路可以采取背板线迹、点对点线缆连接以及通过铜线迹连接的点对多点数据链路的形式。这些只是通信系统中使用的数据链路类型的几个例子。通常，一旦主数据通路功能异常，那么设计人员便可识别出其需要冗余通路的系统关键数据通路。这些故障安全通路容许设计人员对系统固件进行预编程，以便在主通路功能异常时切换至冗余通路。

如果设计人员使用一个并行信号方法来实施其主数据通路，那么创建冗余备份链路就需要相同数量的数据链路。在通过使用 32 条通道（全双工）的 LVTT 信号实施 2.5 Gbps 链路的情况下，除了可能需要的时钟和控制信号以外，另外还需要 32 条信号通道来实施冗余链路。但是，如果数据链路是通过使用 SerDes 技术方法实施的，那么添加一个冗余链路就简化为另外添加一个 SerDes ，其只需要使用两个差动信号通道（对于全双工而言）。

如果一个系统包含多个需要被复制的关键高速数据链路，那么使用基于 SerDes 数据链路的影响对于并行数据链路是相当大的。SerDes 技术方法具有为系统设计人员节省板级空间的潜力，使功耗要求易于管理，同时还有助于设计人员在散热包络 (thermal envelope) 的范围内设计他们的系统。在实施故障安全和冗余时，适用于许多类型通信系统数据链路的串行链接方法通常是最佳的选择。在一个系统中，用于高数据吞吐量链路的基于 SerDes 的数据链路是设计人员管理和实施其系统可靠性要求整体战略的一个关键组成部分。

结论

给出的这些实例表明，运用基于 SerDes 的串行链路来实施关键的高速系统数据总线可以对整个系统设计及其性能产生极大的影响。随着包括便携式手持终端设备和大型网络设备在内的系统的发展，其将支持更高的数据吞吐量，功耗更低，可靠性也更高，并且在大多数情况下均可支持更小的外形尺寸。所有这些宏观系统要求就是设计人员应该将基于 SerDes 的数据链路看作是解决其有可能要面对的数据链路问题的关键组成部分的重要原因。